在chip planner 中 ,看管脚时,会看到 pin 和pad 同时出现, 如 pin120/pad174 Bank 4 那么有什么区别? PIN指芯片封装好后的管脚,即用户看到的管脚: PAD是硅片的管脚,是封装在芯片内部的,用户看不到. PAD到PIN之间还有一段导线连接的. PAD也指输入输出的缓冲/存器单元. 进一步在 Resource Property Editor 中看到 PAD 如下 当此pin 是输入时,信号流向从 PIN -PAD -PADOUT - input buff

第一步要看的肯定是pin planner ,这个是黑金四代EP4CE15F17C8的视图 先就是发现他们pin有不同的颜色区域,分别对应不同的bank,应该是有的设计里面要求pin在同一个bank吧(首先这么猜想,后面再验证),再看不同的圈圈三角形代表什么意思 View--> Pin Legend 图中几个棕色背景的pin就是使用过得,鼠标放到pin上就会自动显示 pin name 再后面就是all pin list 窗口 此窗口中可以指定pin位置,电压,电流等一系列信息,每一个bank只有一

一.前言 对于一个嵌入式软件工程师,我们的软件模块经常和硬件打交道,pin control subsystem也不例外,被它驱动的硬件叫做pin controller(一般ARM soc的datasheet会把pin controller的内容放入GPIO controller的章节中),主要功能包括: (1)pin multiplexing.基于ARM core的嵌入式处理器一般会提供丰富的功能,例如camera interface.LCD interface.USB.I2C.SPI等等.虽然

转自:http://www.wowotech.net/linux_kenrel/pin-controller-driver.html 一.前言 对于一个嵌入式软件工程师,我们的软件模块经常和硬件打交道,pin control subsystem也不例外,被它驱动的硬件叫做pin controller(一般ARM soc的datasheet会把pin controller的内容放入GPIO controller的章节中),主要功能包括: (1)pin multiplexing.基于ARM core

情景分析 打算从两个角度来情景分析,先从bsp驱动工程师的角度,然后是驱动工程师的角度,下面以三星s3c6410 Pinctrl-samsung.c为例看看pinctrl输入参数的初始化过程(最开始的zynq平台的pin配置貌似是通过bitstreams来的,内核层没看到有关配置pin的代码,不过最新的zynq代码里加入了pinctrl,但我手上的恰好的较早其的zynq代码,所以这里以三星的代码为例子),不过这里贴的代码有点多(尽量将无关的代码删掉),耐心的看吧^_^ bsp驱动工程师的角度 s

最近END china上的大神阿昏豆发表了博文 <FPGA研发之道(25)-管脚>,刚好今天拿到了新书<深入理解Altera FPGA应用设计>第一章开篇就讲pin.这里就两者的知识做一个整理.至于cyclone IV器件的I/O特性笔记博文后续会补上. 上一篇Altera FPGA中的pin简介已经对altera FPGA中的pin做了一个简要的全面说明,下面就做一些深入的了解 1,一般来说,DDR的接口信号最好能在一个BANK上约束,如果不能则其控制信号要约束到同一BANK上,

1,GUI方式 大家都知道的,assignment editor –> category –> logic options –> to –> virtual pin –> on; 2,tcl脚本方式 基本架构参考以下链接:https://www.intel.com/content/www/us/en/programmable/support/support-resources/design-examples/design-software/tcl/all_virtual_pi

1, compile the project; 2, store current tcl settings: Project –> Generate Tcl File from Project- 3, modify the generated tcl file. Add pin assignment in section like "# Make assignments": The format is: set_location_assignment PIN_xx –to <

DDR2电路设计 在高速大数据的应用中,高速大容量缓存是必不可少的硬件.当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器,以及速度较高的双速率DDR.DDR2.DDR3型SDRAM存储器,DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持.对于Altera Cyclone IV系列的FPGA,其最高支持到DDR2存储器(不支持DDR3存储器,到了Cyclone V系列的FPGA才支持DDR3存储器).芯航线AC6102开发板作为一个高速应用

各厂商综合工具,对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式. 语法为: /* synthesis, <any_company_specific_attribute = value_or_optional_value */ 下面就是Altera的几个常用的Synthesis attributes Noprune A Verilog HDL synthesi

一.前言 在linux2.6内核上工作的嵌入式软件工程师在pin control上都会遇到这样的状况: (1)启动一个新的项目后,需要根据硬件平台的设定进行pin control相关的编码.例如:在bootloader中建立一个大的table,描述各个引脚的配置和缺省状态.此外,由于SOC的引脚是可以复用的,因此在各个具体的driver中,也可能会对引脚进行的配置.这些工作都是比较繁琐的工作,需要极大的耐心和细致度. (2)发现某个driver不能正常工作,辛辛苦苦debug后发现仅仅是因为其他

转载:http://tigerwang202.blogbus.com/logs/35981280.html 其他很好的资料:http://bbs.ednchina.com/BLOG_ARTICLE_1740903.HTM 论文:http://wenku.baidu.com/view/0c23a7d73186bceb19e8bbe2.html 这里提供一个采用MAX II芯片的USB Blaster制作方案.官方版本采用的是MAX3128.它是Altera早期的CPLD价格较高,设计采用EPM24

最近在做altera FPGA BGA相关的布线工作,收集了一些资料,公开出来以供大家讨论. 首先是器件引脚,只有弄清楚器件各个引脚的功能才能够进行布线,下面的文档详细描述了每个引脚的功能. 各引脚功能也一定要搞清楚,详情参阅以下文档 接下来是altera官方关于BGA布线应用手册 对应的中文版本 xilinx应用文档,也有一定的参考意义 最为直观的还是altera给出的geber文件,f256封装的可以在http://pan.baidu.com/share/link?shareid=37693

Error (169224): Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 8 when the VREF pin C6 (VREFGROUP_B8_N0) is used on device EP4CE10F17C8 -- no more than 9 output/bidirectional pins within 12 consecutive pads are allowed wh

需求说明:Lattice系统FPGA入门 内容       :Lattice与Altera.Xilinx对比 来自       :时间的诗 1.Lattice与Altera.Xilinx对比 lattice的FPGA是基于EEPROM的,在你设计的时候程序不会因为你掉电而消失 而altera的和xilinx的都是基与SRAM的,程序会因为你掉电而消失,当然你可以外置EEPROM或者FLASH.下载入编译工具生成的POF文件,同样可以达到掉电不消失的效果.至于开发环境,lattice的ispLEV

各厂商综合工具,对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式. 语法为: /* synthesis, <any_company_specific_attribute = value_or_optional_value */ 下面就是Altera的几个常用的Synthesis attributes Noprune A Verilog HDL synthesi

Can't place multiple pins assigned to pin location Pin_F16 在我们芯航线FPGA开发板上,使用了一片128Mbit的SDRAM存储器.当大家在自己建立工程,或者移植其他家的工程时候,往往之前一切顺利,但是在最终分配完引脚进行全编译时,都会报错,报错内容如下: "Can't place multiple pins assigned to pin location Pin_F16 (IOPAD_X34_Y18_N21)" 这句提示翻

Altera SOPC FrameBuffer系统设计教程 小梅哥编写,未经授权,严禁转载或用于任何商业用途 在嵌入式系统中,LCD屏作为最友好的人机交互方式,被大量的应用到了各个系统中.在基于ARM处理器的系统中,应用更是非常广泛.FPGA作为广义嵌入式系统的一员,自然也有很多时候需要来驱动显示屏显示一些内容,例如经常有需求要用FPGA来做液晶测试架,做显示器驱动测试卡.很多学习了FPGA的朋友都知道,FPGA驱动VGA显示器是比较轻松的,几乎每个板卡商提供的资料中都提供了有诸如显示彩条,显示

Altera SOPC嵌入式系统设计教程 第1章 概述 SOPC(System On Programmable Chip,可编程的片上系统)是Altera公司提出来的一种灵活.高效的SOC解决方案.它将处理器.存储器.I/O口.LVDS.CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统. 1.1 SOPC及其技术 现今,可将SOPC视为是基于FPGA解决方案的SOC.与ASIC的SOC解决方案相比,SOPC系统及其开发技术具有更多的特色,也有多种途径可构成SOPC方

原创 by DeeZeng FPGA的时钟需要从专用的时钟管脚输入,那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢? 通过查看对应FPGA型号的手册,得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL,需要走GCLK,RCLK之后才行 2. MAX10 ,Arria 10 的 PLL ,CLKn 可以直接进PLL. (Arria10 的 fPLL  CLKn不能直接走,但 XCVR bank 的一般是 差分时钟输入) 如下以部分F