Switching Fabric的设计: 三种架构:P沟道的switch vdd(header switch),N沟道的switch vss(footer switch),两个switch. 但是如果加入两个switch,与门电路结合,可能会产生较大的IR-drop,增大delay,所以这种方式很少用. P沟道的switch vdd,广泛应用在volatge scaling设计中. N沟道的switch vss,很少用,有switch的电路,一般都需要level shifter. 但是一般lev

power domain:一个逻辑的集合体,包含power supply的一些信息.建立在FE. voltage area:chip上的一块物理区域.可以看作power domain的物理实现. Level shift,isolate cell,retention register的插入,越早越好,这样他们对timing和physical design的 影响,能更早的可见,CTS和DFT应该是对power已知的. Power Intent描述设计中的power domain,level shi

针对lower power的验证,由cpf/upf来建模,包括: 1)power gating的功能模型(在power gate之后将output force为x) 2)isolation功能模型: 3)save和restore的功能模型: 4)power gating/retention/reset的sequence功能模型: Power Gating对DFT设计的要求: 1)test power switching network的行为正确: 2)test shutdown,isolatio

Leakage power随着CMOS电路工艺进程,功耗越来越大. Power Domain的开关一般通过硬件中的timer和系统层次的功耗管理软件来进行控制,需要在一下几方面做trade-off: 1)可能节省的leakage power, 2)entry和exit的power和time消耗, 3)Power sleep和active的频率, power gating可以完全关掉dynamic的power消耗,但是leakage只会减少,不会消失,因为power gating技术仍需要加入一些

switching network的层次: 一般选择flatted的形式,hierarchy的结构对voltage drop和performance delay有影响. Power network的结构: external的power rail switch,可以最大限度的减少leakage的消耗,而且对片内设计无影响,对板级要求很高. power恢复的过程会比较长,而且in-rush的current也会比较大. 一般会有几个rail有External来提供: 1)IO Power 2)Alwa

在一个cell library中,比较重要的是cell height,cell height由tracks来决定,track表示一个metal线的pitch. 一个cell通常被做成一定数量的tracks,主要由timing和routing来进行优化. 1)Tall track height library可以支持复杂的routing,更大的drive strength,但是leakage和area较大. 适用于perormance要求比较大的地方.一般会有11-12track. 2)low-t

在IP的实现过程中,考虑lower power部分进行设计: 1)Partition the design来满足lower power的一些strategies,尤其是power gating和clock gating. 2)为power gating增加额外的逻辑. 3)设计clock和reset的strategy来配合lower power设计. lower power memory可能需要好多mode:normal operating mode,retention mode,power o

1 关于Zephyr Zephyr是Linux基金会维护的微内核项目,来源于WindRiver向Zephyr捐赠的Rocket RTOS内核.主要用于开发针对物联网设备的实时操作系统. Zephyr操作系统很小.具有扩展性并且专为小型物联网设备设计,它的模块化设计使不论采用哪个架构创建物联网方案,都能满足所有设备的需求. 相关资源: Zephyr官网提供了相关帮助文档,并且在github维护了Zephyr Kernel和Zephyr SDK Tools. 2 Zephyr的Power Manag

常用的一些Lower Power的策略: 1)Clock tree optimization and clock gating:在正常情况下clock信号会一直toggle at the maximum rate and capacitive loads, 所以当在block level引入 clock gating 后,可以极大的减少动态功耗. 2)Operand Isolation:同样,在数据通道(datapath)引入使能信号,在disable的时候,将数据通道的输入force为一个co

ARM和X86功耗差别的深层原因探讨 ARM和X86功耗的差别一直是个很热的话题.ARM可以做的很低,甚至1瓦都不到.而X86服务器的芯片可以达到100-200瓦,就算是嵌入式处理器Atom系列也需要几瓦.很多人说这是指令集的关系.ARM采用精简指令集,X86采用复杂指令集,前者每条功能简单,单挑指令耗电低.而后者每条指令复杂,单个指令耗电高.但是这种解释很模糊.如果大家都做同样的事情,完成一个大功能,精简指令集需要指令较多,而复杂指令集需要指令少,加起来到底谁耗电多呢.还有,现在处理器普遍采用

重温下CPU是什么 中央处理单元(CPU)主要由运算器.控制器.寄存器三部分组成.运算器起着运算的作用,控制器负责发出CPU每条指令所需要的信息,寄存器保存运算或者指令的一些临时文件以保证更高的速度. CPU有着处理指令.执行操作.控制时间.处理数据四大作用,打个比喻来说,CPU就像我们的大脑,帮我们完成各种各样的生理活动.因此如果没有CPU,那么电脑就是一堆废物,无法工作.移动设备其实很复杂,这些CPU需要执行数以百万计的指示,才能使它向我们期待的方向运行,而CPU的速度和功率效率是至关重要的

号称全球最低功耗蓝牙单芯片DA14580在可穿戴市场.健康医疗.ibeacon定位等市场得到广泛的应用,但是因为其较为封闭的技术/资料支持导致开发人员有较高的技术门槛,网络上也极少看到有关DA14580的开发技术分享,因此一般企业和一般技术团队都不敢贸然采用该平台,但一旦精通该芯片平台的开发,即可在蓝牙方案应用开发中获得较大的技术优势. 作者在集成电路领域有较为深厚的积累,在DA14580平台也有丰富的开发经验,接下来将以一个系列文章对DA14580的硬件架构和软件体系进行分析.如需技术咨询,请

http://loda.hala01.com/2011/12/linux-kernel-%E6%8E%92%E7%A8%8B%E6%A9%9F%E5%88%B6%E4%BB%8B%E7%B4%B9/ Linux Kernel 排程機制介紹 Linux Kernel 排程機制介紹 hlchou@mail2000.com.tw by loda. 2011/12/2 多核心架構儼然是目前智慧型手機方案的新趨勢,隨著省電與效能上的考量,多核心的架構各家方案也都有所差異.為能讓同一個Linux Kerne

前面讲解了门级功耗的优化方法,包括静动态和总体的功耗.现在来记录一下门级层次(有点书也说是在系统级)常用的一种低功耗方法--电源门控. ①电源门控概述与原理 电源门控是指芯片中某个区域的供电电源被关掉,即该区域内的逻辑电路的供电电源断开.电源门控(Power Gating)的设计如下图所示: 如果某一模块在一段时间内不工作,可以关掉它的供电电源(关掉供电电源可以使用MTCMOS开关,通常在使用后端工具进行布局布线时加入MTCMOS,这属于后端知识,这里不进行介绍).断电后,设计进入睡眠模式,其漏

提高一个系统的performance,有两种办法: 1) 不断提高一个core的performance,手段就是不断提高freq,减小Vt,这样都会在增加power(dynamic,leakage) 2) 增加processor的个数 arm的big-little processor cluster采用的就是第二个办法,通过Power Gating和DVFS也尽量的减小了功耗. 但是multiprocessor的另一个问题就是cache coherence的问题. 针对cluster内部,arm

ISSCC 2017 Session14 Deep Learning Processors: 关于Deep Learning Processors的Slides笔记,主要参考了[1]中的笔记,自己根据paper和slides读一遍,这里记一下笔记,方便以后查阅. 14.1 A 2.9TOPS/W Deep Convolutional Neural Network SoC in FD-SOI 28nm for Intelligent Embedded Systems 14.2 DNPU: An 8

A 288μW Programmable Deep-Learning Processor with 270KB On-Chip Weight Storage Using Non-Uniform Memory Hierarchy for Mobile Intelligence 单位:Michigan,CubeWorks(密歇根大学,CubeWorks公司) 又是一款做DNN加速的面向IOT的专用芯片,主要特点是有L1~L4四级不同速度.能耗的层次化存储.通过对全连接矩阵x向量的计算流程优化,最终可

这是一个导读,可以快速找到我记录的关于人工智能(深度学习)加速芯片论文阅读笔记. ISSCC 2017 Session14 Deep Learning Processors: ISSCC 2017关于Deep Learning Processors的Slides笔记,主要参考了[1]中的笔记,自己根据paper和slides读一遍,这里记一下笔记,方便以后查阅. 14.1 A 2.9TOPS/W Deep Convolutional Neural Network SoC in FD-SOI 28

目录 1. 基本结构 2. BRAM与DRAM的比较 3. BRAM的特点 4. Block Memory的使用 4.1 配置为RAM或ROM 4.2. 配置为FIFO 参考文献: 上一篇中提到了SLICEL和SLICEM都可用作ROM,后者还可以作为分布式RAM(Distribute RAM,DRAM).本篇主要总结的是块状Memory(Block Memory),实际上就是FPGA内部独立于逻辑单元的专用存储器,更像是一种硬核. 1. 基本结构 如下图所示,一个Block Memory的大小

本文转自:自己的微信公众号<集成电路设计及EDA教程> 前面的推文中我们分别介绍了低功耗设计中的Multi-VDD技术以及门控电源技术.在实际的低功耗设计中,门控电源技术中也常常结合Multi-VDD技术一起使用. 在使用了Multi-VDD技术之后,设计中会形成多个Power Domain(PD): 不同Power Domain之间如果需要数据的Talk,那么在中间需要插入Level Shifter(电平转换单元): 本推文我们来讲解一下第二个特殊的Cell -- Level Shifter