本帖最后由 xinxincaijq 于 2013-1-9 10:27 编辑 一步一步学ZedBoard & Zynq(四):基于AXI Lite 总线的从设备IP设计 转自博客:http://www.eeboard.com/bbs/thread-6206-1-1.html 本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(Custom IP ),了解AXI Lite IP基本结构,并掌握AXI Lite IP的定制方法,为后续编写复杂AXI IP

关于Xilinx AXI Lite 源代码分析---自建带AXI接口的IP 首先需要注意此处寄存器数量的配置,它决定了slv_reg的个数. 读写数据,即是对寄存器slv_reg进行操作: 关于AXI写数据的代码 关于PS怎么通过函数读取AXI总线上的数据,后面有例程进行解释. 此always块使用的总线时钟,和总线上的复位信号,rlcd_rgb 存储slv_reg0的数据,即: PS-> slv_reg0(write)-> rlcd_rgb 以上操作即是: wlcd_xy -> reg

转载:原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html 0. 引言 通过之前的学习,可以在PL端创建从机模式的AXI接口IP核.但是从机模式是被动接收数据,而不能主动的去获取数据,因此计划研究一下AXI Master接口的IP核的构建方法. 1. 利用向导创建AXI Lite Master测试用例 在这一步,AXI类型为Lite型的,可选参数如下所示: 在这里,重点是Interface Mode,前面的实验中采用的是默认

Description Attached to this Answer Record is an Example Design for using the AXI DMA in polled mode to transfer data to memory. Solution This design targets Zynq devices and uses a simple counter to drive the S2MM channel of the AXI DMA. Counter dat

前情提要:参考的是下面所说的原网页,只是原作者用的是vivado 2014.4,我用vivado 2018.2跑的,图是新的,内容大多“换汤不换药”,但是我在做的时候存在一些问题,我记录了下来并将解决方法加到了下面的文字中,因此在我的主机上是可以跑通的.不当之处多多包涵.如有侵权请联系删除. 目的:学会vivado PL-PS协同开发流程 平台:ZYBO开发板,zynq-7010 clg400芯片 工具:Vivado 2018.2 功能:实现PL-PS协同通信,PS通过AXI总线读取PL部分的G

说明 关于背景知识,可以先看 https://www.cnblogs.com/xingce/p/16386108.html 引用一段官方的说明,AXI MCDMA存在的主要目的是为了节约资源,我们想要使用这个模块的主要目的也是为了降低资源消耗,从而可以将系统部署在更小面积的FPGA芯片上,当然,具体的效果还需要进一步的测试,先对该IP做一些仿真和在线测试吧. FPGAs have been providing DMA engines in the Programmable Logic for m

很多人用zynq平台做视频图像开发,但是对vdma了解比较少,上手起来稍微有些困难,我针对这一现象,做了一个基于vivado和modelsim的仿真和应用测试工程,并写篇文章做些介绍,希望能对大家有帮助. 一:xilinx vdma IP例化以及接口介绍 上面图片就是在vivado2015.4中例化vdma的界面,首先对参数做些介绍: Frame Buffers :选择vdma缓存几帧图像,这里默认是写通道和读通道都设置相同的缓存帧数,具体设置多少帧合适一般根据应用来定,比如读写带宽相同,想用d

DMA是direct memory access,在FPGA系统中,常用的几种DMA需求: 1. 在PL内部无PS(CPU这里统一称为PS)持续干预搬移数据,常见的接口形态为AXIS与AXI,AXI与AXI: 2. 从PL与PS之间搬移数据,对于ZYNQ就比较好理解,属于单个芯片内部接口,对于PCIe等其它接口,会稍微复杂一些,属于多个芯片之间的接口: 探索DMA 方式的目的: 1. 了解芯片内部数据搬移的方法,DMA的常用接口.实现方式: 2. 了解芯片之间的数据搬移方法,DMA常用接口.实现

硬件平台:ZedBoard 软件平台:vivado2013.3 本演示样例通过综合.实现,生成比特流,发送到SDK实现. 启动vivado而且创建一个项目 依据提示操作一步步创建新项目的时候记得选择RTL Project watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQveWFrZTgyNw==/font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70/gravity/Center" alt=&quo

之前在使用Altera的三速以太网MAC IP的基础上,完成了UDP协议数据传输.此次为了将设计移植到xilinx FPGA上,需要用到xilinx的三速以太网MAC IP核,当然也可以自己用HDL编写,但必须对数据链路层协议有非常清晰的认识.以下是在使用xilinx 三速以太网MAC过程中的一些记录和总结. 在使用IP核传输数据之前要对MAC层功能有个了解.MAC层功能用一个词概括就是"成帧解帧",具体来讲TX方向对用户侧发送来的MAC帧添加前导码和帧尾校验和,对长度过短帧会在帧尾填

前言 这是我学习Zedboard时做的笔记 Zedboard是什么 Zedboard是Xilinx公司推出的搭载了Zynq芯片的开发板,其中Zynq芯片采用全新的设计理念,将ARM处理器嵌入FPGA可编程逻辑内.Zynq芯片既有高性能的处理能力,又有灵活的可编程配置.ARM部分称为PS(Processing System),而FPGA部分称为PL(Programmable Logic),两者通过片内总线AXI互联. 在设计角度方面,可以把FPGA看成挂载在处理器上的可重配置外设,也可以看成与处理

作者:Hello,Panda 一般而言,Xilinx Microblaze会被用来在系统中做一些控制类和简单接口的辅助性工作,比如运行IIC.SPI.UART之类的低速接口驱动,对FPGA逻辑功能模块初始化配置及做些辅助计算等等.类程序的代码量普遍不大,常常在十几KB到几时KB之间,因此对存储的需求通常也不是太高,使用FPGA内部RAM资源便已经够用.那么,当Microblaze需要运行文件系统.USBHCD.网络协议栈甚至是操作系统时,代码量可能会高达几MB甚至是几十MB的规模,此时程序就必须

1. 刚开始学习使用,不知道从哪里开始,手上的资料也很乱,至于这个板子需要学什么也不清楚. 2. 第一个工程就从helloworld开始吧,Zed板上的Zynq是一个PS(processing system, 双核A9 + 存储管理 + 外设)+ PL(programable Logic) 结构,如果不使用PL,zynq的开发和普通的ARM 芯片开发一样.不同的是PS单元是可配置,因而硬件信息是不固定的.这也是zynq灵活性的一个表现. 原来如此. 3. PlanAhead 14.1 + XPS

硬件平台:ZedBoard软件平台:vivado2013.3 本示例通过综合.实现,生成比特流,发送到SDK实现.启动vivado并且创建一个项目根据提示操作一步步创建新项目的时候记得选择RTL Project 板子选择ZedBoard,其他默认. 创建一个IP综合设计在IP Integrator中选择Create Block Design 在Create Block Design弹出页,为IP子系统设计定义个名字 在IP子系统中,在中间的Diagram中选择Add IP 在搜索页,输入zynq

S03_CH08_DMA_LWIP以太网传输 8.1概述 本例程详细创建过程和本季课程第一课<S03_CH01_AXI_DMA_LOOP 环路测试>非常类似,因此如果读者不清楚如何创建工程,请仔细阅读本季第一课时. 本例程的基本原理如下. PS通过AXI GPIO IP核启动PL不间断循环构造16bit位宽的0-1023的数据,利用AXI DMA IP核,通过PS的Slave AXI GP接口传输至PS DDR3的乒乓缓存中.PL每发完一次0-1023,AXI DMA IP核便会产生一个中断信

全局观查,对整个工程的搭建的关键是要保证PL部分搭建成功,PS部分搭建成功,而且两者配合的很好. 我理解的PL部分涉及到模块的组合以及模块或者IP之间的逻辑的整理,PL部分困扰我比较久的是自动生成的wrapper总是会把一些自己需要特殊考虑的信号全部综合成端口,所以需要我们设计的部分就是把实现的wrapper的特殊要求端口的时序编写好(VDMA工程中的FLC_CLK怎么处理的呢?)PS部分则主要实现的是对与ZYNQ这个PS模块相连接模块IP的接口的配置.要牢记的是,如果IP没有与PS部分连接的话

摘要: 这一章开始主要介绍 XILINX FPGA PICE IP XDMA IP的使用.XDMA IP使用部分教程分LINUX 篇和WINDOWS篇两个部分.通过实战,面向应用,提供给大家 XILINX FPGA PCIE 应用解决方案. 软件版本:VIVADO2017.4 操作系统:WIN7/WIN10 64bit 硬件平台:XILINX  FPGA MK7160FA 米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!! 1.1 课程介绍 这一章开始主要介绍

本文讲解的 PS Lite 源码版本限定如下: GitHub: https://github.com/dmlc/ps-lite/tree/master Commit: f45e2e78a7430be09f76264d2f4073fb2b1d54a2 角色 PS Lite 实现了一种轻量级的参数服务器架构,其定义了三种角色: Scheduler - 1个,负责协调. Server - 若干个,负责存储. Worker - 若干个,负责计算. PostOffice 类 PS Lite 的三种角色虽然

PostOffice 类 /** * \brief 系统的中心. */ class Postoffice { public: /** * \brief 返回单例对象. */ static Postoffice* Get() { static Postoffice e; return &e; } /** \brief 返回持有的 Van 实例. */ Van* van() { return van_; } /** * \brief 启动系统. * * 本函数将会阻塞,直到所有节点都启动. * \p

AXI全称Advanced eXtensible Interface,是Xilinx从6系列的FPGA开始引入的一个接口协议,主要描述了主设备和从设备之间的数据传输方式.在ZYNQ中继续使用,版本是AXI4,所以我们经常会看到AXI4.0,ZYNQ内部设备都有AXI接口.其实AXI就是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)的一个部分,是一种高性能.高带宽.低延迟的片内总线,也用来替代以前的AHB和APB总线.第一个版本的AX