PT2264解码心得 最近闲暇时间在琢磨无线RF解码程序,正好在数码之家论坛中翻出大佬的解码程序(http://bbs.mydigit.cn/read.php?tid=245739),于是乎,慢慢学习2264解码程序,正好用上之前买的逻辑分析仪,带看波形,带看程序,琢磨了两天,程序已可完美解码,在此来总结下心得. 一.管脚如下图所示: OSC1和OSC2为振荡电阻管脚,常用有4.7M.3.3M等,A0-A7位2264地址位管脚,可设置为悬空(F).高(1).低(0)三态:D0-D3为四位数据位:

NTC电阻Rt与温度T公式如下: Rt=10000*exp(3950*(1/(273.15+T)-1/(273.15+25))). 例:0摄氏度时,电阻为33620.6037214357 欧姆 Rt=10000*exp(3950*(1/(273.15+0)-1/(273.15+25)))=33620.6037214357 欧姆 设计电路图如下: PE8(AIN8P),PE9(AIN8M)是一对差分ADC,是温度采集管脚,热电阻与11K电阻(R37+R36)分压,压差(VCC_VREF减COM端电

基于6575平台: GPIO驱动程序提供了两个接口: (1)内核空间:所提供的GPIO驱动程序,驱动程序可以调用其他函数 (2)用户空间:用户空间的程序可以通过发送IOCTL   /dev/ mtgpio的操作GPIO GPIO_PIN 枚举所有的GPIO引脚.它将被用于在每个gpio驱动 查看文本打印? typedef enum GPIO_PIN { GPIO_UNSUPPORTED = -1, GPIO0  , GPIO1  , GPIO2  , GPIO3  , GPIO4  , GPIO

1.做电源设计,或者做驱动方面的电路,难免要用到MOS管.MOS管有很多种类,也有很多作用.做电源或者驱动的使用,当然就是用它的开关作用. 2.MOS管的三个极,G.S.D分别代表是什么? (1).判断栅极G MOS驱动器主要起波形整形和加强驱动的作用:假如MOS管的G信号波形不够陡峭,在点评切换阶段会造成大量电能损耗其副作用是降低电路转换效率,MOS管发烧严峻,易热损坏MOS管GS间存在一定电容,假如G信号驱动能力不够,将严峻影响波形跳变的时间. 将G-S极短路,选择万用表的R×1档,黑表笔接

首先关于TF卡的定义 其次是TF卡的卡槽 有4个数据传输端,D0,D1,D2,D3.有一个CMD脚,是用来读取卡内信息的,在刚插入TF时,主机会读取卡的内存大小,格式之类的. Sd脚是插入检测脚,当卡插入卡槽时,该脚会从高电平跳变成低,表示检测到了卡,之后就有主机开始读取信息. 在硬件设计上,需将数据脚,CMD脚,检测,时钟脚通过10K电阻拉高(除CLK),再串联22R的电阻到主机与之通讯.

文章来源:成都浩然 与MCU的接口 W5100与MCU接口採用并行总线方式(假设要使用SPI接口,建议採用W5200),因此W5100与MCU的接口设计相对简单.以AT89C52为例,例如以下图所看到的. 外扩一个32K的SRAM(IS62C256),依照图示的硬件接口,地址线A15作为SRAM的片选信号. 因此32K的XDATA地址空间在0×0000~0x7FFF. W5100作为外部接口也映射到89C52的XDATA空间.地址线A15反相(74AHC1G04)后作为W5100的片选信号.因此

http://www.kiaic.com/article/detail/1308.html 场效应管种类场效应管 场效应晶体管(Field Effect Transistor缩写(FET))简称场效应管.主要有两种类型(junction FET—JFET)和金属 - 氧化物半导体场效应管(metal-oxide semiconductor FET,简称MOS-FET).由多数载流子参与导电,也称为单极型晶体管.它属于电压控制型半导体器件.具有输入电阻高(107-1015Ω).噪声小.功耗低.动态

1.板载时钟配置. ZC706有200MHz LVDS差分时钟源SiT9102,作为ZYNQ系统参考时钟. COMMS5板子上有ADCLK846时钟Buffer分路器作为AD9361的时钟源,AD846双路输出,分别作为两个AD9361的单端时钟源.ADCLK846的输入是1.8V有源晶振40MHz 2.复位. 位于板子正面右下角的用户按键(SW7,SW8和SW9)可以作为用户给予的FPGA逻辑复位. 3.调试接口. 在Vivado环境调试时,需要在Hardware Manager里面进行Ope

Battery Charging Specification Revision 1.2 Li,Guanglei 2014.04.03 Rev0.1 转载请注明转自:http://blog.csdn.net/liglei 1. Introduction  第一章 简介 1.1 Scope    适用范围 规范定义了设备通过USB端口充电的检测.控制和报告机制,这些机制是USB2.0规范的扩展,用于专用充电器(DCP).主机(SDP).hub(SDP)和CDP(大电流充电端口)对设备的充电和powe

led指示灯电路图大全(八款led指示灯电路设计原理图详解) led指示灯电路图(一) 图1所示电路中只有两个元件,R选用1/6--1/8W碳膜电阻或金属膜电阻,阻值在1--300K之间. Ne为氖泡,也选取用普通日光灯启辉器中的氖泡,若想用体积小且在60V左右即能启辉的氖灯泡,其型号为NNH-616型,电阻R选用270K的1/6W金属膜电阻.led指示灯电路: led指示灯电路图(二) 采用变压器将高压变为低压,并进行整流滤波,以便输出稳定的低压直流电.开关恒流源又分隔离式电源和非隔离式电源,

XILINX的每个IO脚都有一个可选的可配上拉电阻功能,现在我在配置文件的UCF里使用了这个上拉电阻:语法如下:NET"I_key_data"        LOC = "C11"          |IOSTANDARD = LVCMOS33 |pullup ;但是,我现在不清楚的就是这个上拉电阻的阻值是多少呢?查找了资料,也没有交代这个阻值是多少呢? 这是从Spartan-3E手册摘下的一页: 不能说Xilinx芯片的内置电阻是多少,各系列是不同的,上下拉不同,

Altera FPGA管脚弱上拉电阻的软件设置方法 在使用 Altera 的 FPGA 时候, 由于系统需求, 需要在管脚的内部加上上拉电阻. Quartus II 软件中在 Assignment Editor 中可以设置.具体过程如下: 1.在菜单 Assignments 中选择 Assignment Editor: 2.在弹出的界面里选择I/O Features: 3.选择assignment name为弱上拉,value为on. 注意:目前自己知道在弱上拉时,value的值为on,valu

继续是讲解基础原理,新手专用部分.这次讲光敏电阻,和用电阻分压.光电元器件有好几种,其中测光相关的元器件,常见的有光敏三极管和光敏电阻,我们这次光控灯用光敏电阻.在我们光控灯里面,将会使用它搭建出分压电路,给Arduino 的模拟引脚发送模拟量.新学的朋友们需要了解光敏电阻是什么回事,分压又是怎样做的,本篇就是讲解这两点. 光敏电阻 光敏电阻(photo-resistor / light-dependent resistor),是在特定波段照射下,阻值会减少的电阻.所谓特定波段,也包括了不可见的

用户I/O:不用解释了.   配置管脚: MSEL[1:0] 用于选择配置模式,比如AS.PS等. DATA0 FPGA串行数据输入,连接到配置器件的串行数据输出管脚. DCLK FPGA串行时钟输出,为配置器件提供串行时钟. nCSO(I/O)FPGA片选信号输出,连接到配置器件的nCS管脚. ASDO(I/O)FPGA串行数据输出,连接到配置器件的ASDI管脚. nCEO 下载链期间始能输出.在一条下载链中,当第一个器件配置完成后,此信号将始能下一个器件开始进行配置.下载链上最后一个器件的n

http://www.zov.net.cn/download/spd_07D.htm http://item.taobao.com/item.htm?spm=a1z10.5.w4002-1369342227.12.3LKK0L&id=35837620319 ZOV 07D241K 不可以用铜丝短接代替,压敏电阻的作用是对用电器起保护作用.原理是和用电器并联在电路中,在用电器正常工作时,压敏电阻的电阻很大,基本不起作用,当电路中有大电流流过时,压敏电阻瞬间导通(ns量级)使得电路中的电流全部流过压

1.I/O, ASDO  在AS 模式下是专用输出脚,在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下,这个脚是CII 向串行配置芯片发送控制信号的脚.也是用来从配置芯片中读配置数据的脚.在AS 模式下,ASDO 有一个内部的上拉电阻,一直有效,配置完成后,该脚就变成三态输入脚.ASDO 脚直接接到配置芯片的ASDI 脚(第5 脚). 2.I/O,nCSO 在AS 模式下是专用输出脚,在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下,这个脚是CII 用来给外面的串行配

源:STM32F105 USB管脚Vbus的处理 对于STM32F105/107来说,为了监测USB的连接问题,程序默认是通过Vbus管脚进行检查的.但是Vbus管脚和UART1的TXD复用,导致我们在使用UART1发送数据时候,USB重启的问题.为了解决这个问题,本人查了大量的资料和咨询了不太靠谱的STM32技术支持,一直没有得到解决的方法. 在STM32F105数据手册上是这样说的“如果另一个共享的外设要使用OTG_FS_VBUS引脚(PA9)或把它作为通用I/O口,必须激活PHY的断电模式

本博文以矩阵键盘实验为例,介绍了如何开启FPGA管脚的片上上拉电阻. Cyclone IV E FPGA的通用输入输出管脚都支持内部弱上拉电阻,但是时钟输入脚不支持.所以,当需要上拉电阻的信号(如本例中的矩阵键盘Row信号和IIC协议中的SDA.SCL信号)连接到了FPGA的通用输入输出管脚上,在一些要求不高的场合,就可以使用片上上拉电阻来为这些信号设置上拉了. 分配引脚并设置row上拉电阻详细方式 1. 如下图所示,在菜单 Assignments 中选择 Pin Planner,也可以直接点击

摄像头PIN脚功能作用,Camera硬件系统分析 9 f  E+ E2 b  N. j4 M2 U- a. q9 A) T# c& O& C% x+ l5 l! q                                          <ignore_js_op> 2015-8-19 11:59 上传 下载附件 (51 KB)   <ignore_js_op>来源于:http://www.ccm99.com/thread-3527-1-1.html 20

管脚是FPGA重要的资源之一,FPGA的管脚分别包括,电源管脚,普通I/O,配置管脚,时钟专用输入管脚GCLK等. 本文引用地址:http://www.eepw.com.cn/article/266429.htm (1)电源管脚: 通常来说: FPGA内部的电压包括内核电压和I/O电压. 1.内核电压:即FPGA内部逻辑的供电.通常会较I/O电压较低,随着FPGA的工艺的进度,FPGA的内核电压逐渐下降,这也是降低功耗的大势所趋. 2.I/O电压 (Bank的参考电压).每个BANK都会有独立的

一般DMIC的CLK都会EMI超标,所以看到的案子这个DMIC CLK信号都会源端串接电阻和并电容 1,串电阻是为了信号的完整性,考虑到匹配的,一般说来这个电阻不是固定的,要随实际的PCB的走线的阻抗和主控的输出阻抗决定的.这个是源端的串联匹配,所以电阻要靠近主控端,其公式是:主控输出电阻+串联匹配电阻=走线的阻抗. 2,电容也只是虑纹波的作用,滤掉电源的纹波和反射的纹波. (注意:加串聯電阻比較好.加電容對地副作用是引起接地跳動(Ground Bounce),反而對信號的質量不利.) 1.RC