问题 FPGA代码写完后编译不报错,但是显示使用的逻辑单元数(Total logic elements)为0.当然程序也不工作. 我用的是Intel Altera FPGA,verilog语言,在Quartus下开发. 原因 顶层模块没有有效的输出.或者输出非常简单,无需逻辑单元.而这往往不是你的真实意图,说明代码有问题. 例如输出没有赋值,或者输出连接着子模块的输出,但是子模块的输出出现问题. 如果没有正确地设置顶层模块的输出,或者输出非常简单.则编译时被优化,认为模块无输出,或者输出无需逻辑