MAC IP核的主要作用是:实现数据链路层协议,分为TX方向与RX方向,TX方向实现的是在原包文的前面加上7个55和1个D5,RX方向则相反.在使用这个 MAC IP核之前,首先确认下自己使用的网卡是支持千兆网卡还是百兆网卡,我自己的电脑是百兆网卡,百兆网卡只支持百兆速率的传输,要按照百兆网卡进行管脚配置. (1)进行管脚配置: 根据数据手册P54.P55进行硬件管脚引出: 千兆网连接模式 千兆网的PHY芯片数据接收与发送管脚txd与rxd均是8bit,需要用pll倍频125M给PHY芯片的gt

对于比较高级的ip核,altera一般都会提供仿真案例,网上有关于这个IP核的各种仿真方法,但都比较繁琐,前几日,朋友跟我分享了一个比较快速高效的仿真方法,这个方法也是他摸索折腾了一段时间才总结出来的,在此,也谢谢他这种毫无保留的分享奉献精神,估计此套方法可以针对Altera的大多数复杂ip核仿真. 新建工程,生成ip核的步骤我就省略了,直接进入ip核调用仿真部分. 在生成的工程里找到“testbench”文件夹,里面有一个README.txt,打开按照里面的步骤操作即可. 根据上面的步骤,首先

之前在使用Altera的三速以太网MAC IP的基础上,完成了UDP协议数据传输.此次为了将设计移植到xilinx FPGA上,需要用到xilinx的三速以太网MAC IP核,当然也可以自己用HDL编写,但必须对数据链路层协议有非常清晰的认识.以下是在使用xilinx 三速以太网MAC过程中的一些记录和总结. 在使用IP核传输数据之前要对MAC层功能有个了解.MAC层功能用一个词概括就是"成帧解帧",具体来讲TX方向对用户侧发送来的MAC帧添加前导码和帧尾校验和,对长度过短帧会在帧尾填

在第一个独立开发的FPGA项目中,使用了Altera平台的三速以太网IP,工作在100M模式下,外部输入的PHY时钟频率为25MHz. 由于在前期没有注意这个外部输入的时钟,导致最后不得不在板子上飞线,完成以太网的调试.这篇文章主要讲讲在做FPGA开发的时候,如何考虑时钟资源的评估!? 1 .使用的时钟频率和相位变化范围?是用DCM还是PLL? 2.设计中使用到的IP核需要多种时钟域吗?用到了多时钟,它们在期间上怎么选择和分布? FPGA上时钟资源有全局时钟资源,水平时钟资源.垂直时钟资源,区域

AC6102 开发板千兆以太网UDP传输实验 在芯航线AC6102开发板上,设计了一路GMII接口的千兆以太网电路,通过该以太网电路,用户可以将FPGA采集或运算得到的数据传递给其他设备如PC或服务器,或者接收其他设备传输过来的数据并进行处理. 接触过以太网的用户,应该最常听说的是TCP/IP协议,确实,在PC端或者嵌入式系统中,TCP/IP协议应用非常广泛,因此,当大家看到FPGA上带有以太网接口时,可能第一个想到的也是实现TC/IP协议.这里,首先可以很肯定的告诉大家,使用FPGA实现TCP

AC6102 开发板千兆以太网UDP传输实验 在芯航线AC6102开发板上,设计了一路GMII接口的千兆以太网电路,通过该以太网电路,用户可以将FPGA采集或运算得到的数据传递给其他设备如PC或服务器,或者接收其他设备传输过来的数据并进行处理. 接触过以太网的用户,应该最常听说的是TCP/IP协议,确实,在PC端或者嵌入式系统中,TCP/IP协议应用非常广泛,因此,当大家看到FPGA上带有以太网接口时,可能第一个想到的也是实现TC/IP协议.这里,首先可以很肯定的告诉大家,使用FPGA实现TCP

.mif和.hex文件都是Quartus支持的数据文件格式,常被用作内存初始化文件.可是,M odelSim却不支持.mif文件,只支持.hex文件格式,这意味着如果你的设计采用了.mif文件 ,你的设计将无法在ModelSim中进行仿真.所以,我们需要用Quartus打开.mif文件,再另存为.hex,然后才能使用.

因实际使用需求我们测试一下网络通讯,在NUCLEO-F412ZG测试板上没有以太网部分,我们选择外接一个W5500的实验板.W5500支持SPI接口通讯,DC3.3V供源.而NUCLEO-F412ZG测试板已经将SPI1的各引脚SPI1_NSS(CN7_17).SPI1_SCK(CN7_10).SPI1_MISO(CN7_12).SPI1_MOSI(CN7_14)引出到CN7,3.3VDC和GND也引导了CN8,可以方便的实现测试.如下图红框所示: 1.测试的准备工作 为了实现以太网通讯首先需要

问题: hyperv 创建虚拟以太网交换机失败 解决办法: 取消无线共享,重新创建虚拟以太网交换机即可

Quartus II 13.1安装:高清源视频:链接:http://pan.baidu.com/s/1csVRMA 密码:lkth 视频勘误:http://pan.baidu.com/s/1mhCIqFI Quartus II 13.1安装包:链接: http://pan.baidu.com/s/1ejcXq 密码:qtq2 iCore3 购买链接: https://item.taobao.com/item.htm?id=524229438677

Quartus II USB-Blaster驱动解决 之前安装Quartus II 13.0,但FPGA开发板链接的USB-Blaster链接无法被Quartus识别,改装Quartus II 11.0,使用配套光盘提供的USB-Blaster仍然不能被识别,参考他人的解决方法后,添加软件路径下的bin64/jtagserver.exe允许穿过防火墙,卸载已安装驱动并使用软件路径下的USB-Blaster驱动使得问题得到解决,问题产生原因为驱动版本不匹配.

DDR2电路设计 在高速大数据的应用中,高速大容量缓存是必不可少的硬件.当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器,以及速度较高的双速率DDR.DDR2.DDR3型SDRAM存储器,DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持.对于Altera Cyclone IV系列的FPGA,其最高支持到DDR2存储器(不支持DDR3存储器,到了Cyclone V系列的FPGA才支持DDR3存储器).芯航线AC6102开发板作为一个高速应用

在开发阶段,经常需要改代码,而且往往只改局部代码,但是编译的时候,通常会全部重新编译,这会很浪费时间,使得开发效率大大降低.那么有没有一种方法能够降低不必要的编译时间呢?通过查询Quartus II Handbook Version 9.1 Volume 1: Design and Synthesis手册,找到了方法,那就是采用incremental compilation方式.其实这种想法就是将已有编绎的成果保持不变,因此需要将整个设计进行模块化,如果整个设计就是相互耦合,水乳交融,那么好像用

Quartus II 9.0版本的时候软件还有自带的仿真工具,现在安装的是11.0以上版本,才发现 Quartus II 11.0以上取消了软件自带的波形仿真工具,因此需要波形仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim,总觉得各种麻烦和不习惯,一度有想换回9.0版本的冲动,但是想想技术总是往前发展的,既然Quartus 取消了自带的仿真,而使用专业的仿真工具Modelsim总是有其自己的道理,所以还是决定学习新技术.经过几天的学习加练习,总算是熟练了一

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vector source file 2.Verilog HDL assignment warn

摘要:电力抄表系统常通过网络采集和传输电网中的谐波等信息.本文提出了一种适合电力系统的网络设计方案.在STM32F207和DM9161A为核心的硬件平台上,完成了LwIP协议栈的移植,实现了远程终端和上位机通信.使电力系统更具实时性与交互性,并保证了通信的可靠性.关键词:电力系统:LwIP协议:以太网 引言    随着经济的迅猛发展,用电需求量及电力负荷急剧增大,谐波作为目前电网中影响最为重要的一项指标,对电力系统的影响越来越产重.通过网络传输采集和分析谐波数据,以实现对谐波的有效监测,便于更有

在Quartus ii 12.1软件破解之后,想用来编译原来编译过的工程,但是编译到最后出现下面两个错误警告: 原来以为没有破解成功或者安装的时候有文件被杀毒软件吃了,导致安装错误,又重新安装了两次都是这样,最后在群里问了下,一个大神指出: 先关闭软件,再删除两个带db的文件夹. 注意是文件夹,然后就到工程里果然看到两个带db的文件夹,果断删除试试: 删除之后,再打开工程编译,果然一次通过. 本以为这样就好了,,,但是过了几次之后又出现了这样的提示,而且再次删除db文件夹都没有作用,最后试了几个

  Quartus II可以用中文了 我们都知道高版本的quartus里面不支持中文,就连最新版的10.0也不支持,还好找到了一种方法,和大家分享一下: 具体步骤:quartus ——tools——options 找到text editor 我们可以在右侧选择alternate text editor 选中,quartus会出现一个提示,接下来浏览选中其他的编辑器,比如Notepad++.Ultraedit.UEStudio.source insight(这些软件都支持verilog,不过需要下

转自:http://blog.csdn.net/wlwl0071986/article/details/51451843 Android4.4已经加入了以太网的支持.现在对以太网的初始化流程.网络策略配置.dhcp交互过程等做一些简单的介绍. 一.以太网启动流程 1. 创建ConnectivityService SystemServer.Java // networkmanagement.networkStats.networkPolicy已经提前创建好,并作为参数传入 connectivity

将Altera FPGA的sof文件和NIOS II的elf固件合并为一个jic文件以使用Quartus Programmer烧写   我们在学习和调试NIOS II工程的时候,一般都是先使用Quartus II软件中提供的Quartus Programmer来烧写FPGA配置文件(SOF),然后NIOS II EDS中提供的Flash Programmer工具来进行烧写NIOS II的.这对于开发者来说,并没有什么不便,反而因为这种方式的灵活,为开发带了了很大的便利.然而,当我们的产品已经设计