方法一: 在Quartus II中Assignments->Assignment Editor, 在Category栏选择logic options, 到列表中To列下添加要设置的引脚接口,如果需要设置的很多,可以通过在Pin Planner中将引脚复制过来. 将Assignment Name设置为Virtual Pin, 将Value设置为On, Enabled 设置为Yes. 方法二: 在qsf文件中, 用set_instance_assignment -name VIRTUAL_PIN O

  声明:本文为黑金动力社区(http://www.heijin.org)原创教程,如需转载请注明出处,谢谢! 黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html <FPGA那些事儿-Modelsim仿真技巧>REV4.0 PDF下载地址: http://www.heijin.org/forum.php?mod=viewthread&tid=22730&page=1&extra=#pid165

前言 原创文章,转载引用务必注明链接. 最近在闲鱼上与别人用RPi2尸体+好的BBB换了个Arduino Yun,等了几天赶在节前收到了.出奇的轻巧,产地台湾,官方正品做工就是精细~采用5v MicroUSB接口供电.开机上电参考葉難大大写的文章就行啦. 本文使用Markdown写成,为获得更好的阅读体验和正常的图片.链接,请访问我的博客: http://www.cnblogs.com/sjqlwy/p/arduino_blynk.html Arduino Yun 优点 有Wifi 可以与Lin

前言 一直以来想自己打造一款物联网产品. 围绕这个话题写过一些文章: 一辆树莓派可编程小车的问题 基于树莓派的积木化编程解决方案 物联网相关开源项目整理 物联网.开源硬件与开源社区 之前在一辆树莓派可编程小车的问题讨论过,构建一个demo是容易的.但构建一个用户开箱可用的物联网产品,周期却会很长,涉及的技术链条也非常长: 后端.客户端.设备,而技术链条上的每一环上,又有许多特定的困难在等候着. 近年来开发者生态正在改善. 如嵌入式领域的设计顾问JAY CARLSON所言: In 2017, we

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vector source file 2.Verilog HDL assignment warn

目录 1.注意事项 2.设备简介 3.引脚分配 注意事项: ① 插拔下载线时必须断电! ② Quartus II 软件和 NIOS 软件的版本必须一致,并安装在同一个目录下面,安装目录不要有中文和空格. ③ 工程未使用到的 IO 请设置为三态. ④ 要用quartusII不要用64位的那个启动,否则就报XXXX不支持. 设备简介: ① 主芯片采用 ALTERA 公司最新四代 FPGA CycloneIV 系列 EP4CE6E22C8N: ② 板载 EPCS4N/EPCS16 大容量串行配置芯片

一.摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总. 二.管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择“Assignments ->Pin”标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法. 方法一:Import Assignments 步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式格式最为简单]

为了验证FPGA工程中的某个模块的功能和时序的正确性,常常需要对其单独进行验证,但是这些模块通常都与内部的众多信号相连(如系统总线,中断信号线等),往往一个模块的对外接口引脚会多达几百个,对其单独仿真的话,可能会对目标FPGA造成IO资源不足的情况.即使IO资源满足,当众多内部信号变成IO信号时,模块内部的信号将增加额外的IO延时,增加了时序约束的复杂度. 在编译时会出现类似错误: Error: Can't place 108 pins with 2.5 V I/O standard becau

神奇的linux! 第一步去官网注册然后下载对应的linux版本,包括软件和设备文件两部分,软件也就是quartus II nios ide,modelsim-altera这些,设备就是具体altera的芯片支持(这部分没装装了软件也没用) 第二步安装,由于我下载的DVD镜像,所以第一步是挂载到虚拟光驱,当然你也可以解压(不过将会浪费很多时间),挂载完之后进入对应目录,该目录下有一个setup.sh 这个就是安装脚本,运行这个脚本之前必须保证你的模拟终端使用的是bash而不是dash,在你的终端

以前用Quartus II 每次新建工程时,都要设置工程名,选择工程路径,选择芯片型号等等,好麻烦呀!可不可以建一个工程模板,以后新建工程时直接改相应文件名就可以呀!后来我一琢磨,感觉也不是不可以.因此就有了下面的内容,大家可参考我说的方法试一试! 1. 在一个非中文目录下建立一个工程文件,取名为XXXX 2. 打开Quartus II软件,选择 File>New Project Wizard,设置工程保存路径和工程名字.我把工程模板建立在D:/FPGA/XXXX下面了,工程模板取名为XXXX,

nios工程在编译通过后RUN的过程中出现Error Running Nios II Project: ‘Downloading ELF Process failed’问题原因: 1.nios2 cpu datamaster 没有和on chinp ram 连接 导致程序在系统ram上无法下载. 2.在加载SDRAM模块时应注意其参数的准确性,否则同样影响data总线数据传输导致该问题. 3.还有,在建立工程选择软核.sopcinfo文件时要注意路径,一般nios ii 新建工程时默认上一次工程

源:STM32 USB虚拟串口 串口调试在项目中被使用越来越多,串口资源的紧缺也变的尤为突出.很多本本人群,更是深有体会,不准备一个USB转串口工具就没办法进行开发.本章节来简单概述STM32低端芯片上的USB虚拟串口的移植.在官方DEMO中已经提供了现成的程序,这里对修改方法做简单说明. 官方demo及驱动程序,我存放在百度盘: http://pan.baidu.com/s/1hq3moE4 首先打开官方demo我们开始进行移植,第一步复制我们可用的文件,操作如下: Projects\Virt

J-Link简介 J-Link是SEGGER公司为支持仿真ARM内核芯片推出的JTAG仿真器.简单地说,是给一个JTAG协议转换盒.其连接到计算机用的是USB接口,而到目标板内部用的还是jtag协议.它完成了一个从软件到硬件转换的工作.配合IAR EWAR,ADS,KEIL,WINARM,RealView等集成开发环境支持所有ARM7/ARM9/ARM11,Cortex M0/M1/M3/M4, Cortex A5/A8/A9等内核芯片的仿真,与IAR,Keil等编译环境无缝连接,操作方便.连接

Verilog 常见错误汇总 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确. 措施:编辑vector source file 2.Verilog HD

https://blog.csdn.net/jingliangliu/article/details/52245497 .jic           JTAG Indirect Configuration File .pin           Pin-Out File .pof           Programmer Object File .qpf           Quartus II Project File .qsf           Quartus II Settings Fi

quartus可以在Devic and Pin Options里设置默认引脚状态, ISE也有这个功能,步骤如下, 1.右击Generate Programming File 2.选择Process Properties 3.选择Configuration Options 00 4.在右边-g UnusedPin选择想要的默认值. 转载:http://blog.csdn.net/chat1/article/details/50723571

技巧1:“新”技能 hierarchies警告寻找 在编译之后,警告中“hierarchies”这个单词大家估计都很熟悉了,一看到这个警告,基本上就是例化时出现的问题.一般例化时,要是哪个连线没引出,没接上,或者是位宽不匹配就会出这个警告.而我们一般就会定位到例化文件,或者是观察RTL视图去寻找,但是工程一大可不是那么好找的啊! Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks repo

串口调试在项目中被使用越来越多,串口资源的紧缺也变的尤为突出.很多本本人群,更是深有体会,不准备一个USB转串口工具就没办法进行开发.本章节来简单概述STM32低端芯片上的USB虚拟串口的移植.在官方DEMO中已经提供了现成的程序,这里对修改方法做简单说明. 官方demo及驱动程序,我存放在百度盘: http://pan.baidu.com/s/1hq3moE4 首先打开官方demo我们开始进行移植,第一步复制我们可用的文件,操作如下: Projects\Virtual_COM_Port文件夹下

本文转载自:http://blog.csdn.net/dwyane_zhang/article/details/6742066 所谓GPIO设备虚拟文件结点,就是方便用户在应用程序直接操纵GPIO的值. 1.首先必须了解static DEVICE_ATTR(GPS_nRST, 0644, gps_reset_show, gps_reset_store); 这个函数的意思. “GPS_nRST“是要操纵的引脚,“0644”创建文件结点的权限,“gps_reset_show”结点的读状态,“gps_

Quartus ii是针对Altera FPGA的一款EDA软件,在此以一个led闪烁工程来简单说一下基本操作: 一.注意事项 Quartus ii最大的注意事项就一点:工程名称以及工程里面的文件名称,都不能出现中文! 二.工程建立 1.新建一个文件夹,并在里面按照自己习惯新建一些常用的文件夹,以后查看时会很方便.我的建立如下: doc : 相关资料 img : 图片文件 prj : 工程文件 rtl : 代码文件 test : 测试文件 2.代码编写.因为quartus ii自带编译器不是很好