1. 常用仿真命令 vlib work    // 建立work仿真库 vmap work wrok   // 映射库 vlog   -cover  bcest  *.v    // 加覆盖率分析的编译 vsim  -coverage  -voptargs="+acc"  -t ns  test   // 仿真文件为test.v add wave  *     // 将所有模块waveform. dump出来 add wavesim:/test/t/M2/Reg_out        

quit -sim set PATH1 C:/modeltech64_10.2c/xilinx144_lib set PATH2 C:/xilinx1/Vivado/2014.4/data/verilog/src vlib work #vmap work $PATH1/secureip #vmap work $PATH1/unisim #vmap work $PATH1/unimacro #vmap work $PATH1/unifast #vmap work $PATH1/unisims_ve

1.编写sim.do文件 ##### Quit the Simulation ##### quit -sim   ##### Make work directory && Create the Project/Lib ##### if {[file exists work]} { file delete -force work vlib work puts "Successfully Created work1 directory" } else { vlib work

quit -sim set PATH1 D:/Program/modelsim/vivado_lib set PATH2 D:/Program/Vivado/Vivado/2014.4/data/verilog/src set PATH3 D:/Program/Vivado/Vivado/2014.4/data/verilog/src/xeclib vlib novas vmap novas novas vcom +acc -work novas novas.vhd vlib work vmap

sim.do文件 quit -sim set PATH1 D:/Program/modelsim/vivado_lib set PATH2 D:/Program/Vivado/Vivado/2014.4/data/verilog/src vlib work vmap work $PATH1/simprims_ver vlog $PATH2/glbl.v vlog +acc -work work -f ../src/verilog.f ##vcom +acc -work work -f ../sr

#停止仿真quit -sim#清除信息.main clear #建立物理路径libvlib ./lib/#建立物理路径work_avlib ./lib/work_a/#映射逻辑库至物理路径vmap base_space ./lib/work_a/#对tb_mealy.v进行编译,把编译文件映射至base_space逻辑库(-work是编译指令)vlog -work base_space ./tb_mealy.v #创建design物理路径vlib ./lib/design/#映射design逻辑

公司里用Questa Sim做仿真,其实跟ModelSim差不多,总结常用的命令如下. 1 启动 vsim -gui 2 编译 -- VCOM vcom [-2008 | -2002 | -93 | -87] Choose VHDL 2008, 2002, 1993, or 1987 [-explicit] Resolve ambiguous overloads [-work <libname>] Specify work library <filename(s)> VHDL fi

来源 http://blog.sina.com.cn/s/blog_6c7b6f030101ctlh.html 一. Modelsim简介 Modelsim仿真工具是Model公司开发的.它支持Verilog.VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿真

自动化仿真平台由tcl语言搭建,大规模设计使用此平台让仿真便捷不少.大体上用tcl语言进行modelsim仿真的流程如下: 1. 建立库 2. 映射库到物理目录 3. 编译源代码 4. 启动仿真器 5. 执行仿真 tcl语言的语法 vlib :建立库.格式 vlib<library name> .库名缺省值是work vmap:映射逻辑库名,将逻辑库名映射到库路径.语法格式vmap work <library name> vdir:显示指定库内容.语法格式vdir –lib <

这里记录一下基于脚本的modelsim自动化仿真的一些知识和模板,以后忘记了可以到这里查找.转载请标明出处:http://www.cnblogs.com/IClearner/ . 一.基本介绍 这里介绍一下如何利用脚本调用modelsim进行自动化仿真,随笔前面先介绍一下前仿真,随笔结尾处介绍后仿真.前仿真的基本介绍如下所示,由于我的笔记是写在.do文件中,因此我这里也给代码的格式,如下所示: # #表示注释,modelsim不支持中文,因此可能不能识别注释 #①退出当前仿真功能,退出当前的工程

通常我们使用Modelsim进行仿真,是通过图形界面点点点来进行操作,殊不知Modelsim完美支持TCL脚本语言及批处理命令do文件.简单来说就是从你修改完代码后到你重新编译把需要的信号拉出来查看,现在只需要一个动作即可完成.大大提高了工作效率,博主之前也是点点点了好久,最后发现有这么好的仿真技巧,真是相见恨晚. 下面列举一些常见的TCL脚本命令 Run do文件的一些常用命令 #打开现有工程 project open C:/Users/jayash/Desktop/sim/ImageProc

#“#”为注释 #删除原有工程,需重启Modelsim #vdel -all -lib work #退出当前仿真 quit -sim #清空命令行显示 .main clear #创建库,是实际存在的物理库 vlib ./lib vlib ./lib/design_workvlib ./lib/sim_workvlib ./lib/altera_work #映射逻辑库到指定的物理库 vmap d_work ./lib/design_workvmap s_work ./lib/sim_workvma

对于modelsim进行仿真,可以通过GUI来进行仿真,当然更加快速的方法可以使用TCL脚本文件进行快速仿真. Modelsim采用TCL脚本文件仿真的具体流程如下所示:      具体的操作步骤如下: 在进行modelsim仿真之前应先在工程目录下新建一个文件夹,名称任意,这里笔者设置为sim文件. 打开modelsim,然后新建一个工程,file—new—-project,将仿真文件路径放置到sim文件中,注意,整个路径不要有中文路径,注释的文字最好是英文,下面为了说明采用中文注释. 在si

以前在使用ModelSim进行仿真的时候,一直是使用其GUI进行操作的,但是这样很繁琐也很费时.故希望学习其自动化仿真do文件,下面是学习的一些总结. 一.编写基本的do文件 下面按照实际仿真的步骤来说明do文件中需要用到的各个tcl命令. 1.quit -sim —- 退出原来的仿真工程: 2.cd —- 设置工作目录的路径,就是仿真工程路径: 3.vlib work —- 在工作目录下建立一个work目录,请注意不要用操作系统直接新建一个work的文件夹,因为用操作系统建立的work文件夹并

十大基本功之 testbench 1. 激励的产生 对于 testbench 而言,端口应当和被测试的 module 一一对应.端口分为 input,output 和 inout 类型产生激励信号的时候,input  对应的端口应当申明为 reg,output 对应的端口申明为 wire,inout  端口比较特殊,下面专门讲解. 1)直接赋值 一般用 initial 块给信号赋初值,initial 块执行一次,always 或者 forever 表示由事件激发反复执行.举例,一个 module

Modelsim se仿真Xilinx IPcore 方法:先写好do文件常规框架,根据modelsim报错再添加ise IP核库仿真文件.注:记得添加并仿真glbl.v全局控制仿真文件到sim/ise_lib下 步骤: 查看modelsim提示的错误信息:Error:./../ise_prj/ipcore_dir/sync_fifo_8x256.v(493):Module’FIFO_GENERATOR_V9_3’is not defined 找到ise安装路径:在快捷键上右键-属性-打开文件位

网上的关于DO文件的编写好像资料不多,比较杂,所以本人总结一下常用的简单语法,方便大家查看.其实本人也刚接触DO文件没多久,有纰漏很正常,欢迎指正批评,互相学习.PS:写得有点乱   还有一个值得注意的是 我在看到这篇文章的时候我正在仿真一个verilog文件,文件中调用了一个ROM , 但是我怎么仿真 rom的输出文件都有问题, 经过一个QQ好友的指点,我发现竟然是我 QUARTUS 下考过来的库文件 有问题, 自此提醒遇到过此问题 但还没有解决的同学.. 一.DO文件的简介和工作方式 DO文

QuartusII从9.1之后的版本都已经取消了内部自带的仿真器,都需要借助第三方仿真软件比如Modelsim才能实现仿真.一般在进行代码编写的时候,如果结合功能仿真,可以很快的验证代码实现的逻辑是否满足要求.所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能.由于Modelsim可以支持命令行的方式,通过创建do文件,可以集成多个可执行的命令.那么对于前期一边编写代码,一边进行功能仿真,使用do文件是可以明显提高工作的效率.下面以Modelsim SE版本为例,通过以下几个步骤与大家

1. 建一个总文件夹,如cnt2. 为源代码,测试台文件,仿真各建一文件夹.如src,tb,sim3. 编写源代码,testbench.如cnt.v,tb_cnt.v文件,同时文件名里的模块名与文件名相同,如module  cnt(  ), module  tb_cnt(  ).4. 再sim文件夹里加入tb.f文件:../tb/tb_cnt.v                                 ../src/cnt.v                              

到现在不管fir ip 用的对不对,但是在使用modelsim是可以仿真fir ip的. 具体步骤: 1.仿真库,添加到modelsim目录配置文件: 2.将这个文件中的: :List of dynamically loaded objects for Verilog PLI applications:Veriuser = D:/modeltech64_10.2c/convert_hex2ver.dll 改成如下: List of dynamically loaded objects for V