上图是terasic公司提供的SDRAM控制器,大部分已经封装好,我们需要修改其中部分代码,以此来实现我们自己需要的功能. 1.PLL时钟设定 首先上面的sdram_pll.v中产生上一篇博客所需要的“驱动时钟”和“控制时钟”,这两个时钟由于PCB走线延时,两个时钟会有一定的时间差,一般会设定在-3ns ~ 1ns之间.如下图所示:     上图是对SDRAM的PLL进行的更改,这个时钟差设定多少没有严格规定,可以先设定一个值,读取出图像进行调试,看图像是否帧错位或者图像显示不正确等原因,多是由

Labview实现单边带信号调制(SSB)[移相法] 时域上的表达式为 调制器模型为 这个实验中需要相位偏移比较多,因为一共用了四个信号仿真器,一个是无偏移的调制信号,一个是偏移的调制信号,一个是无偏移的载波信号,一个是偏移的载波信号.然后根据调制器模型进行相应的操作. 最后的输出为载波信号的时域图像,结果信号的单边带调制下边带的频域图像,结果信号的单边带调制的上边带的频域图像. 实现效果 载波频率为280的大小,以280为中界的原正弦信号为两个双峰,经过了移相法得到两个单峰. 后端实现

背景:由于项目需要,需要stm32输出任意相角度的PWM 前提知识: 1.stm32定时器的Tim,一般有多个OC.具体差别根据型号来定. 2.定时器的使能,理论上是多个通道同时使能 3.TIM_OCInitStructure.TIM_OCMode 的其中一个参数是 TIM_OCMode_Toggle.它的意思是计数达到比较值的时候,输出电平翻转 4.由第3点可知,移相占空比固定在了50% 5.定时器的计数方式只能为上升计数或者下降计数 6.下图为原理图 (其实,只用设计每个OC的翻转点,就能转

DCM_BASE 基本数字时钟管理模块的缩写,是相伴和频率可配置的数字锁相环电路,常用于FPGA系统中复杂的时钟管理.如需要频率和相位动态配置,则可以选用DCM_ADV原语,如需要相位动态偏移,可使用DCM_PS原语.Eg. DCM_BASE # ( .CLKDV_DIVIDE(2.0), //CLKDV分频比可以设置为1.5,2.5,3.0,3.5,14.0,15.0等 .CLKFX_DIVIDE(1), //can be any integer from 1 to 32 CLKFX信号的分配

本次设计实验源码位于:http://download.csdn.net/detail/noticeable/9922865 实验目的:通过系统的搭建进一步了解FPGA的SOPC开发流程,并借此了姐pll IP核的应用以及用DE-SOC自带的SDRAM缓存输出数据,并为后面的工程实施提供基础. 实验现象:uart接口连接串口调试助手显示hellowold 实验步骤: 新建sopc_lesson1工程: 并新建一个sopc_lesson1.v文件 通过打开qsys工具,修改clk_0的默认时钟 添加

//文件 p33pwm6.h #ifndef _P33PWM6_H_ #define _P33PWM6_H_ //#include "p33pwm6.h" #define FSYNCOEN (1<<8)//主时基同步使能位 #define FSYNCEN (1<<7)//外步时基同步使能位 //输入时钟预分频选择 #define PWMCLK_DIV1 (0<<0) #define PWMCLK_DIV2 (1<<0) #define P

时钟架构总览 7系的FPGA使用了专用的全局(Global)和区域(Regional)IO和时钟资源来管理设计中各种的时钟需求.Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis),倾斜矫正(deskew),过滤抖动(jitter filtering)功能.非时钟资源,例如本地布线,不建议使用在时钟设计中. 全局时钟树(Global clock tree)可以驱动device中的所有同步原件(synchronous eleme

前言 Xilinx系列.ISE环境中,设计复杂工程时全局时钟系统的设计显得尤为重要. 一.时钟网络与全局缓冲 在XilinxFPGA中,时钟网络分为两类:全局时钟网络和I/O区域时钟网络.以全铜工艺实现的全局时钟网络,加上专用时钟缓冲与驱动结构,从而可使全局时钟到达芯片内部所有的逻辑可配置单元,且I/O单元以及块RAM的时延和抖动最小,可满足高速同步电路对时钟触发沿的苛刻需求. 在FPGA设计中,FPGA全局时钟路径需要专用的时钟缓冲和驱动,具有最小偏移和最大扇出能力,因此最好的时钟方案是由专用

1.DDR介绍 DDR,是SDRAM的改进,是双通道的SDRAM, SDRAM是同步动态随机访问存储器. SDRAM与SRAM相对于,二者的特点是: SDRAM 需要初始化,使用时许访问,价格便宜. SRAM   不需要初始化,价格贵. 与之相似的还有 Norflash 和 Nandflash RAM之所掉电丢失数据,是因为RAM使用电容实现0,1二进制表示. 最后,还需要了解,地球上制造RAM的公司多,但是一线大厂只有几家,一线大厂的RAM各有不同,但是二线厂商的RAM都向一线厂商靠,所以二线

本文为CoryXie原创译文,转载及有任何问题请联系cory.xie#gmail.com. 本章列出并定义本规范通篇将使用的术语及缩略语. 术语/略缩语 定义 ACK(确认包) 表示积极肯定的握手包. ACK Tx Header Sequence Number(ACK Tx 头包序列号) 等待确认的链路控制字中期望的头包序列号. Active Device(活动设备) 处于供电状态而不是挂起状态的设备. Asynchronous Data(异步数据) 对时延要求宽松的,不定期的(irregula

时钟---锁相环 1.       Xilinx DCM 数字时钟管理模块(Digital Clock Manager,DCM)是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DLL,Delay Locked Loop)模块.在时钟的管理与控制方面,DCM与DLL相比,功能更强大,使用更灵活.DCM的功能包括消除时钟的延时.频率的合成.时钟相位的调整等系统方面的需求.DCM的主要优点在于:①实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制:②时钟可以映射到PCB上用于同步

         4046系IC(下简称4046),包括最常见的CD4046(HEF4046),可以工作在更高频的74(V)HC4046,以及冷门而且巨难买到的74HC(T)7046和74HCT9046(下文简单介绍),是工作在较低频率的模拟CMOS锁相环IC,被广泛应用在谐振功率变换器控制,FM解调以及频率合成等场合,也经常被单纯地当成VCO来使用,虽然我也不是很懂为什么要放着性能更好的专用VCO IC不用而非要把一个PLL的鉴相器浪费掉然后抽出VCO来用.然而我在应用这样一款常用的IC进行设

2. 定义时钟 2.1 关于时钟 为了获得最佳精度路径覆盖信息,必须正确定义时钟. 时钟要定义在时钟树的根 pin 或 port 上,称为 source point. 时钟的边缘应该由周期和波形进行组合描述. 周期使用纳秒做为单位进行定义.它对应于波形重复的时间. 波形是一系列的上升沿和下降沿绝对时间列表,单位为纳秒,并且所有时间在一个时钟周期内.列表必须包含偶数个值.第一个值始终对应于第一个上升边缘.如果没有指定波形,波形的默认占空比为 50%,相移为 0. 2.1.1 传播时钟 周期和波形属

对FPGA的全局时钟了解不多,遂转载一篇文档: http://xilinx.eetop.cn/?action-viewnews-itemid-42 目前,大型设计一般推荐使用同步时序电路.同步时序电路基于时钟触发沿设计,对时钟的周期.占空比.延时和抖动提出了更高的要求.为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟. FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元

绝大多数的MCU爱好者对MCU晶体两边要接一个22pF附近的电容不理解,因为这个电容有些时候是可以不要的.参考很多书籍,讲解的很少,往往提到最多的是起稳定作用,负载电容之类的话,都不是很深入理论的分析.问题是很多爱好者不去关心这两个电容,他们认为按参考设计做就行了,本人也是如此,直到有一次一个手机项目就因为这个电容出了问题,损失了几百万之后,才开始真正的考虑这个电容的作用. 其实MCU的振荡电路的真名叫“三点式电容振荡电路”,请参考图片. Y1是晶体,相当于三点式里面的电感,C1和C2就是电容,

写的太好,不得不转:http://www.kunli.info/2011/02/15/fourier-wavelet-motion-signal-1/ 这是<小波变换和motion信号处理>系列的第一篇,基础普及.第二篇我准备写深入小波的东西,第三篇讲解应用. 记得我还在大四的时候,在申请出国和保研中犹豫了好一阵,骨子里的保守最后让我选择了先保研.当然后来也退学了,不过这是后话.当时保研就要找老板,实验室,自己运气还不错,进了一个在本校很牛逼的实验室干活路.我们实验室主要是搞图像的,实力在全国

这篇文章从各方面详细介绍了ISO/IEC14443标准.第一部分:物理特性1．范围ISO/IEC14443的这一部分规定了邻近卡(PICC)的物理特性.它应用于在耦合设备附近操作的ID-1型识别卡.ISO/IEC14443的这一部分应与正在制定的ISO/IEC14443后续部分关联使用.2．标准引用下列标准中所包含的条文,通过在本标准中引用而构成为本标准的条文.本标准出版时,所示版本均为有效.所有标准都会被修订,使用ISO/IEC14443这一部分的各方应探讨使用下列最新版本标准的可能性.ISO

近期 做一个项目------4个 1080p(1920 x 1080) 合成 一个 4K(3840 x 2160,297M)的接口板.当 1080p 进去, 1080p出来的时候,视频正常 播放出来. 但是当 1080p进, 4k出来的时候,视频图像上会有水波纹.当时就猜想是 FPGA 送给 下游器件SII9136的 时序不能满足.于是把输出的时钟反向有了一定的效果, 水波纹少了非常多.后来用示波器量了下,发现时序还缺少一些.然后又 加了两次 反向. Oh, God. 成功了! 撒花......

我大概讲一下实现的原理:正弦波移相φ,当使得大于sin(φ)的值为1,其他值为-1,占空比就跟这个φ值之间有联系. 占空比原理图如下所示. 结果上图,可以实现调节占空比,方波频率,方波个数. 下面是函数的代码: function y=squarewav(Vm,f,K,n) %参数为幅度,频率,占空比,以及波形个数 % 正弦信号 % f = 1000;% 正弦波频率 w = 2*pi*f;% 正弦波角频率 % Vm = 2;% 正弦幅值 u = (0.5-K)*pi;% 相位 N = 4000;%

此图告知,现代的lcr电桥使用的都是虚地,阻抗很高. 系统采用的鉴相器比较简单,是检半个正弦基波(RMS有效值积分),可以有效抵御偶次基波. 倒不如直接使用运放电容移相,比较采样法直接采样最高点. 此种为俄制lcr原理图,该线路早于许老师电桥,有相似之处,也有不同之处.该线路使用adc分别采样,推测应该是在时钟上升沿进行延迟,判断每次只采样正弦波最高点的方式.(所以鉴相器在一定程度可以不用.因为电容滞后90度,电感超前90度,只有混合器件测量可能有所难度,其他情况只需要计算延迟,就可以采样到最高

一直来,都是使用Vivado中自带的GMIItoRGMII IP核来完成GMII转RGMII的功能:尽管对GMII及RGMII协议都有一定的了解,但从没用代码实现过其功能.由于使用IP时,会涉及到MDIO配置IP寄存器的问题,觉得麻烦.因此决定用代码实现GMII转RGMII的功能. 参考Lattice的开源代码,进行移植.移植后在Vivado中进行编译时没有问题,但一旦进行实现(Implementation)时就会有如下错误: [Place 30-574] Poor placement for