在Quartus SignalTap 工具中加入信号,发现加入的信号变成红色,如图所示的data_slave[7..0]: 这样的信号是没有办法观测的,不会根据SignalTap 的Clock和Trigger进行更新,原因是Synthesis过程将它省略, 添加综合选项(Synthesis Attribute)可以让综合器保留这些对顶层模块输入输出没有帮助的信号,常用的有: wire[:] cnt/*synthesis keep*/; // Keep the Entity of Wirereg

     在实际工作中,经常会遇到这样的情况:在硬件调试中采用SignalTap II反复多次编译并最终捕获到问题的原因时,才会发现,原来这个问题是逻辑问题,是可以在仿真环境下发现并快速解决的.先前没能从仿真中发现这个问题,要么是因为尚未或难以创建对应的测试向量,要么是因为仿真环境下的测试向量与真实环境下的测试条件存在微小的差异.对于设计工程师来说,由于缺乏相应的技术能力.开发时间,甚至是耐心,我们不可能像验证工程师那样对设计进行全面的仿真验证:即使仿真验证很充分,在实际应用中的测试也会发现仿真

1.实现原理 SignalTap II获取实时数据的原理是在工程中引入Megafunction中的ELA(Embedded Logic Analyzer),以预先设定的时钟采样实时数据,并存储于FPGA片上ram资源中,然后通过JTAG传送回Quartus II分析.可见SignalTap II,其实也是在工程额外加入了模块来采集信号,所以使用SignalTap II需要一定的代价,首先是ELA,其次是ram,如果, 工程中剩余的ram资源比较充足,则SignalTap II 一次可以采集较多的

一.例子 我们使用如图1所示的verilog代码所实现的开关电路作为例子.这个电路把DE系列开发板上的前8个开关简单的和对应的8个红色LED相连接.它是这样工作的:在时钟(CLOCK_50)的上升沿读取开关的值,放入对应的寄存器,寄存器的输出与红色LED直接相连接. 按照图1代码实现该电路,锁定引脚,编译整个工程等等,这些在这里不再重复累述. 二.使用SignalTap II软件 在本文的第一部分,我们将建立SignalTap逻辑分析仪来探测8个LED开关的值,同时,我们将设定逻辑分析仪的触发信

概述 SignalTap II一直以来都是笔者调试Altera FPGA设计的利器,最近比较有时间静下心来研究SignalTap II某些细节,虽然笔者有过不少关于SignalTap的使用,且也发表过一些博文介绍,但是还是有些有技巧如果加以利用是可以大大方便具体项目中的调试.比如本文将要介绍的触发条件位置的选择. 什么是触发位置 所谓触发位置,即trigger position.是指trigger采样位于缓存中的位置,我们知道在设置SignalTap的时候需要设置一个采样深度,缓存深度.那么触发

前言 由于逻辑分析仪太贵,altera贴心提供signal tap II来观察输出波形,不过使能signaltap II会占用片内ram,毕竟原理就是把数据采样到ram中再通过jtag口上传到quartus中显示. 流程 1.项目全编译完成后,打开signaltapII: 2.打开默认有一个文件,重命名它设置完触发条件记得保存: 触发与显示信号设置窗口: 3.右侧有个设置采样窗口:时钟可以使用系统时钟,采样深度视项目而定,其他的默认即可. 4.重新全编译工程并设置jiag项: 5. 下板子调试即

一个事件可以事一个信号发送给一个进程,这个事件可以是硬件异常,可以是软件条件触发,可以是终端产生信号,也可以是一个kill函数调用.当信号产生后,内核通常会在进程表中设置某种形式的标志(flag).我们可以认为当进程中的信号处理函数被触发的时候认为信号下达到了(delivered)这个进程.从信号产生到信号下达到进程这段期间,信号被认为是挂起状态(pending).进程拥有阻塞信号下达的选项.如果一个阻塞信号要发送给一个进程,而且信号的处理方式是默认处理或者被进程捕获,那么这个信号将一直处于挂起

Abstract撰寫Verilog時,雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過,但真的將每個module合併時,一些不可預期的『run-time』問題可能才一一浮現,這時得靠SignalTap II來幫忙debug. Introduction使用環境:Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N) 實際使用SignalTap II時,會發現有些reg與wire可以觀察,有些又無法觀察,在

简介工具篇系列的第三本教程,讲述各种与SignalTap II 有关的调试技巧. 目录[黑金原创教程] FPGA那些事儿<工具篇III>:File01 - 上线调试与下线调试[黑金原创教程] FPGA那些事儿<工具篇III>:File02 - SignalTap 扫盲[黑金原创教程] FPGA那些事儿<工具篇III>:File03 - SignalTap 启动![黑金原创教程] FPGA那些事儿<工具篇III>:File04 — 上调的思想准备[黑金原创教程

培训的内容有点多(啰嗦)(笔记为截图) 听课笔记:Altera培训SignalTap II的使用--笔记

Crazy Bingo :嵌入式逻辑分析仪SignalTap II 设计范例 例程下载地址  http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117262.html

在导入其他人或配套光盘中的工程时,经常会出现这种错误. 问题的原因: 通常是JRE的版本不同造成的. 解决的办法: 是选择工程名,然后通过在右键菜单中选择build path->configueBuild path,在弹出的对话框中选择Libraries,删除原来的JRE,更改为当前系统中使用的JRE.

1. 多级触发 有时候我们可能需要利用多个信号(最多10个)依次触发后,观察特定的值.这这时候我们可以增加触发条件来满足我们的需求. 多个触发信号如上图所示,只有依次发生SW[0]上升沿. SW[1]上升沿.SW[2]上升沿和SW[3]上升沿后,才会抓取得到信号. 2. 高级触发条件 有时候我们的触发条件不能简单的高低电平或者上升沿.下降沿,可能是多个信号的逻辑电路,这时候需要使用高级触发条件.比如,三个信号只要出现上升沿或者下降沿时,触发抓取信号,即只要这三个信号有一个发生变化就抓信号. (1

非常实用 187-196 第十二章:调试 Quartus_II官方教程-中文版.pdf

在Quartus中做设计,如果使用了差分信号的,如DDR的IP中的mem_ck与mem_ck_n,mem_dqs与mem_dqs_n,将其引入输出端口时,对其命名有一定的规则,否则就会出现错误. 如下所示,例化是错误的. DDR3_32BIT emif_32bit ( ...... .mem_ck (mem_ck_1), // mem.mem_ck .mem_ck_n (mem_ck_n_1), // .mem_ck_n .mem_dqs (mem_dqs_1), // .mem_dqs .me

前面两篇文章<QML 语言基础>和<Qt Quick 简单教程>中我们介绍了 QML 语言的基本的语法和 Qt Quick 的常见元素,亲们,通过这两篇文章,您应该已经能够完毕简单的 Qt Quick 应用了.接下来呢,哈.我们要介绍 Qt Quick 中一个灰常灰常重要的主题:事件处理. 这将是比較长长长长的一篇.哦,不还有兴许好几篇--废话少说,还是谈正事儿吧兄弟姐妹们. 本文是作者 Qt Quick 系列文章中的一篇.其他文章在这里: Qt Quick 简单介绍 QML 语言

还有几天就要交文章终稿了,三年的研究生生活也快要结束了,时间飞快,岁月如梭,但学习技术的热情仍然不能松懈,不懂的东西太多,需要实时保持奋斗!!过些天会继续更新<FPGA全程进阶---实战演练>内容,此电子书是笔者三年所做过的一些项目总结,又有擅长记录的习惯,于是整理成博客. 过些天会更新的内容有C++学习初步,友晶科技 DE1-Soc板卡学习笔记,Altium Designer画板技巧,在去下一家之前尽量更新完毕. 今天讲一下Signal Tap II的使用. 1 基础知识讲解 本章主要是讲解

基于VHDL利用PS2键盘控制的密码锁设计 附件:下载地址 中文摘要 摘 要:现代社会,人们的安全意识正在不断提升.按键密码锁由于其具有方便性.低成本等特征,还是大有用武之地的.但是通常的按键密码锁开发,都是基于单片机技术.因为单片机在性能方面存在着一些不足,还不能完全满足人们对密码锁功能和安全方面进行扩展的需求.所以,本文提出了一种相应的解决方法.本文阐述了一种基于FPGA平台和VHDL语言的密码锁设计原理与方法.密码锁作为一个小型数字系统,通过利用PS/2接口键盘作为输入模块.FPGA作为核

VHDL入门知识学习(一) VHDL程序基本结构 简介 VHDL程序基本结构 简介 概念: HDL-Hardware Description Language-硬件描述语言-描述硬件电路的功能.信号连接关系及定时关 系的语言. VHDL-Very High Speed Integrated Circuit Hardware Description Language-超高速集成电路硬件 描述语言 特点: 工艺无关 共享复用 不支持描述模拟电路 规定: 在VHDL中,字母的大.小写没有区别(单引号内

使用SignalTap II Logic Analyzer观察信号,有时要观察的信号会被Quartus优化掉,这种情况下可以给信号指定属性.以下例子均使用Verilog. 1. 如果是组合逻辑信号,可以使用keep属性: (* keep *) wire sig; 2. 如果是寄存器,并且不是零扇出,可以使用preserve属性: (* preserve *) reg sig; 使用preserve有以下限制: 1)不会从该寄存器推断出状态机: 2)对零扇出寄存器无效. 3. 如果是寄存器,并且是