引言 工欲善其事,必先利其器.最近用verilog在FPGA上做一个简易的计算器,整个工程由6个模块组成,之前写的代码都是很小的,模块也很少,一般就一两个,没感觉出别扭.但是模块多了就发现,模块之间的关系就比较复杂,例化一个module时,要反复查看模块的接口,这要反复打开关闭对应的文件,比较麻烦.我之前是做嵌入式软件的,深知一个好的代码编辑工具的重要,其中source Insight是其中的佼佼者.所以就想用source Insight来写verilog,但是发现只支持VHDL,不支持veri