作为引子,首先来看一段描述,该段介绍了SystemVerilog对比Verilog在RTL设计和建模时的新特性之一(logic数据类型),然后下文我再展开对比介绍Verilog和SystemVerilog中的基本数据类型.(该段内容引用自 @Dr. Pong P. Chu 的书籍列表之<FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC>的书籍说明部分) <SystemVerilog vs Veril

摘要:今天驱动一款SPANSION公司生产的norflash——S29AL032D70,没有别的参考资料,大致了解一下norflash的内部cmos电路架构以及其用途之后,直接看手册吧. 如何看手册:拿到手册后满满的英文,很多人看了就泄气,那么如何在浩如烟海的英文里找到实际需要的信息,这一点很关键.因为毕竟是用Verilog建模,不像软件描述那么灵活,很多时候受限于硬件描述的瓶颈,因此一开始先给自己起点低一点,建模完成norflash的单块读写功能,至于其他比如CFI里面的其他功能可以以后完善.

来源  <verilog HDL那些事--建模篇> 1.并行建模的思想. 2.每个模块最好只有一个功能.(便于修改和扩展,特别在大的项目中) 典型的 HDL 教科书中,才不会要读者了解“模块的性质”.没有性质的模块,常常会使得初学着在设计上和理解容易陷入“混乱”.反之,如果“模块含有性质”的话,在设计和理解方面,思路会而外的清晰.笔者尝试使用“低级建模”去完成程式设计,感觉都是得心应手,而且设计越发的清晰.虽然“低级建模”的建模量确实很多,但是可以把它看成是一种修行练功. verilog HD

前言:作为经典存储器的三剑客中的flash和sram已经建模测试过了,虽然现在都已经ddr2,ddr3,667MHZ.1333MHZ的天下了,但是接下这周来准备写一下sdram的controller.虽然本科生的时候很早就接触过flash,sram也听过sdram,但是flash和sram一般是作为单片机的一部分集成在内部,因此他们的总线基本被优化成指令,再者sdram的时钟一般100MHZ,用低速的微控制器驱动着实让sdram深受委屈. 这次要驱动的sdram芯片是ISSI的IS42S1640

前言:sram顾名思义静态随机存储器,分为asram异步型和ssram同步型.这里驱动DE2上一块ISSI公司的512KB的asram. 设计思路:因为实际应用中单字节读写效率不高,所以本设计中仿照sdram的页突发读写,提高sram的效率.因为sram不像sdram需要定期刷新以及行列地址复用,因此省却很多麻烦.拿到手册以后主要关注的就是其最快运行时钟以及数据稳定的建立时间和保持时间,以及控制线的时间参数,这些参数可以由datasheet的时序参数的min time和max time确定,通过

前言:经过几天修改,norflash控制器基本已经完成,通过仿真.完整的norflash包含2个模块:直接操作硬件的norflash_ctrl.v与控制ctrl模块的驱动norflash_driver.v.目前只具备扇区块擦除.单字节写.单字节读. 设计思路: norflash_driver模块:可以根据外部控制脉冲信号(可以是按键.开关.其他模块产生的脉冲信号)控制其在每个脉冲下产生相应的“指令.读写地址.待写数据.norflash请求”4种信号.指令可以预先用一个lut存储.用这种方式操作n

前言:终于到了测试篇,不过悲剧了一下.按照之前<二>里面的思路,在顶层用一个复用器驱动读写独立模块的I2C总线确实失败.虽然综合过去了,不过警告里已经说明:底层的2个原本是inout三态口的数据线在顶层复用时候被综合成wire,这样在默认情况下顶层的inout总是输出有效,失去了三态口的作用.囧,看来为了测试I2C的写还是得把读模块并进去可避免这一尴尬…… 测试:DE2+Questasim10.0c+Q2_9.1: 日期:2013七夕夜 结果:以下2张图为仿真波形图与逻辑分析仪采样的时序波形图

5-1 门级建模 VerilogHDL内建基元门: 多输入门:and, nand, or, nor, xor, xnor; 多输出门:buf, not 三态门:bufif0, bufif1, notif0, notif1; 上拉.下拉门:pullup, pulldown; MOS开关:cmos, nmos, pmos, rcmos, rnmos, rpmmos; 双向开关:tran, tranif0, tranif1, rtran, rtranif0, rtranif1; 示例1:2-4译码器

前言:回校了,辦好手續就著手寫測試篇.初步的norflash控制器已經完成,通過硬件測試.目前的norflash完成扇区块擦除.单字节写.单字节读3个功能.博文最后附上源码. 总结:和之前的博文一样,里面的模块没有做时序分析,这一点会在今后的工程里面改进.另外在测试的过程中,发现写完一个字节后只需经过若干个系统时钟周期即可输出正确的写入内容(设置等待写完成的总线方向为输入,可以看到三态口的数据总线显示之前写入的数值,本人源码写入0xcc,可见stp2抓图).这一点和手册里给的单字节写需要9us的

前言:因为VGA是一种模拟图像传输数据接口,所要将数字信号用DAC转换成模拟量.本文用的一款ADI公司高精度的视频IC,实则一款高带宽的视频DAC.因为VGA时序较为简单,并且网上的VGA驱动基本大同小异.本文也没有什么特别创新之处. 注意点:(a)行扫描计数器和场扫描计数器需要与每个像素点.消隐数目想对应,这样才能得到正确的行列地址坐标. 参考资料:<VESA_VGA时序标准>.<ADV7123a> 源码1:逐行扫描的VGA控制器 `timescale ns / ps `defi

前言:接着上一篇的I2C写操作,今天要实现一个I2C的读操作.虽然在ADV7181B配置内部寄存器时没有必要使用到读操作,但是为了进一步确认寄存器是否在I2C写模块下被正确配置,这一步是必不可少的. 设计思路:由于最终的应用里I2C读模块在调试结束后还是要被剔除,因此决定还是另外建一个读的状态机独立于之前的写状态机.读状态机的思路基本和写状态机的思路一样,需要注意的是一次写操作需要两次的START信号和最后一字节传输结束后的NON-ACKNOWLEDGE. 改进和注意点:相比之前的写模块,读模块

前言:之前申请了ADI公司的一款ADV7181CBSTZ的视频解码芯片,正好原装DE2板子安的是同系列的ADV7181BBSTZ.虽然都是ADV7181的宗出,但是寄存器配置等等还是有些诧异,引脚也不兼容.而且ADI已经停产了ADV7181B,现在主推C系列的.关于7181不同系列配置和操作问题可以在http://ez.analog.com社区,ADI公司的工程师都会直接帮你回答,我搜索了一部分Q&A,里面的问题基本都能得到不错解决.ps.其实从工程师解答的方式,对比一下自己遇到问题首先该怎么思

开发工具:Quartus II 9.1: 仿真软件:Questa Sim 10.0c: 硬件平台:Terasic DE2-115(EP2C35F672C6): 外设:MAX3232: 3个工程文件:"uart_baud.v" + "uart_rx.v" + "uart_tx.v": 2个仿真文件::"uart_rx_tsb.v" + "uart_tx_tsb.v" 设计思路:略 注意事项:波特率模块采样脉冲

*作者: Ian11122840    时间: 2010-9-27 09:04                                                                                                                                                                * *标题: 菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记             

Verilog Interiew Quetions Collection :  What is the difference between $display and $monitor and $write and $strobe? What is the difference between code-compiled simulator and normal simulator? What is the difference between wire and reg? What is the

Verilog HDL Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由.VHDL和Verilog HDL两者相比,VHDL的书写规则比Verilog HDL烦琐一些,但Veri log HDL自由的语法也容易让少数初学者出错.国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授Verilog HDL.它们的共同特点是利于由顶向下设计,利于模块的划分与复用,可移植性好,通用性好,设计不因芯片的工艺与结构的变化而变化,更利于向ASIC的移植.Verilog HD

本篇博客主要实现对组合逻辑电路的一些常用模块的实现.组合逻辑中,包括译码器,编码器,输入输出选择器,数值比较器,算法单元等.  先来实现编码器,最常用的8-3编码器,这里先讲一下要用到的case ,casex,casez三者的关系和区别.对于8-3编码器因为用到优先级编码,所以三者的区别.Casex中对于某些位呈现x或者z,对这些位比较就会忽略,不予考虑,而只关注其他位的比较结果.casez中对于某些位呈现高组态,对这些位的比较就会忽略,不予考虑,而只关注其他位的比较结果.而case是一种全比较

将陆续上传本人写的新书<自己动手写处理器>(尚未出版),今天是第六篇.我尽量每周四篇 2.3 Verilog HDL简单介绍 本书实现的OpenMIPS处理器是使用Verilog HDL编写的,所以本章接下来的几节将介绍Verilog HDL的一些基本知识.包含语法.结构等.由于本书并非一本讲授Verilog HDL的专门书籍,所以此处介绍的内容并非Verilog HDL的所有,仅仅是一些基础知识.以及在OpenMIPS处理器实现过程中会使用到的知识. 读者假设对Verilog HDL有进一步

verilog语言简介 verilog语言是一种语法类似于c的语言,但是与c语言也有不同之处,比如: 1.verilog语言是并行的,每个always块都是同时执行,而c语言是顺序执行的 2.verilog又被称作硬件描述语言,在用verilog语言编程的时候,不如说是在用verilog描述一段电路,而c语言则是一段程序 verilog基本语法 本块只讲常用的基本语法,至于一些高级的语法到以后案例的时候会讲到 verilog文件.v基本结构 module a(b, c, d,...z)://mo

[第一季]CH04_FPGA设计Verilog基础(一) 4.1 Verilog HDL 代码规范 u 项目构架设计 项目的构架用于团队的沟通,以及项目设计的全局把控 u 接口时序设计规范 模块和模块之间的通过模块的接口实现关联,因此规范的时序设计,对于程序设计的过程,以及程序的维护,团队之间的沟通都是非常必要的. u 命名规则 1.顶层文件 对象+功能+top 比如:video_oneline_top 2.逻辑控制文件 介于顶层和驱动层文件之间 对象+ctr 比如:ddr_ctr.v   3.