习惯了自己发现一些小问题,既然发现了,就记下来吧,不然又要忘了,这是多么悲痛的领悟. 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的,这时郁闷了,表示只看过VHDL语法但没写过.暂且不说VHDL模块的内容,我应该如何在测试平台中例化它并对它进行测试呢?稍微查了一下,其实很简单,只要把VHDL中的组件名.端口统统拿出来,按照verilog模块的例化形式就可以了.下面举个简单的例子来说明如何在verilog模块中例化VHDL模块. 2选1多路复用器的VHDL描述: ent
c++中在一个类中定义另一个只有带参数构造函数的类的对象,编译通不过 #include<iostream> using namespace std; class A { public: A(int i){} }; class B { public: B(){} private: //A a; //这里当然通不过,没有可用的构造函数 A a(5); //但是这里也编译通不过,编译器居然把此语句当成一个定义一个函数A a()了,郁闷! }; void main() { B b; } 我现在想