一.module内部有效的定义 用parameter来定义一个标志符代表一个常量,称作符号常量,他可以提高程序的可读性和可维护性.parameter是参数型数据的关键字,在每一个赋值语句的右边都必须是一个常数表达式.即该表达式只能包含数字或先前已经定义的参数. parameter     msb=7;                 //定义参数msb=7 parameter     r=5.7;                   //定义r为一个实型参数5.7 parameter     b

system verilog中新加了很多幅值语句,虽然都只适用于阻塞幅值,但是在某些场合中非常实用. 下面是一段有意思的代码,覆盖了一些用法. package definitions; typedef enum logic [:] {ADD,SUB,MULT,DIV,SL,SR} opcode_t; typedef enum logic {UNSIGNED, SIGNED} operand_type_t; typedef union packed { logic [:] u_data; logi

在C语言中,经常用到for循环语句,但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别. 在Verilog中除了在Testbench(仿真测试激励)中使用for循环语句外,在Testbench中for语句在生成激励信号等方面使用较普遍,但在RTL级编码中却很少使用for循环语句.主要原因就是for循环会被综合器展开为所有变量情况的执行语句,每个变量独立占用寄存器资源,每条执行语句并不能有效地复用硬件逻辑资源,造成巨大的资源浪费.简单的说就是:for语句循环几次,就是将相同的电路

今天给个程序大家玩玩.因为今天遇到一个问题,就是要向UART发送指令,指令非常多,都是字符串.一直copy 函数 UART ("COMM_1");  UART ("COMM_2");........可是指令有好几十个哦.如果遇上百个岂不是更惨. 如果是C语言,大家肯定想到用数组遍历.不过Verilog中想用数组遍历,我没有尝试过 —— 我这里是字符串不是简单的16进制数.有兴趣的同学可以自己玩玩,大家一起交流.目前我采用的是文件的方式来做 第一步建立一个文件 ,名称

1. 概述 在Verilog中我们常常会遇到要将一个常量(算法中的某个参数)赋给很多个变量的情况,如: x = 10;y = 10;z = 10;如果此时10要改为9,就需要在代码中修改3个地方,非常的不方便,并且这个10是没有任何意义的,我们不知道它代表什么,所以为了代码的易重用.易读性,我们应使常量参数化,如: parameter MAX = 10;x = MAX;y = MAX;z = MAX; 这样就只需要修改MAX就可以了,并且MAX是有意义的,增加代码的易读性. parameter是

1. `timescale `timescale是Verilog中的预编译指令,指定位于它后边的module的时间单位和时间精度,直到遇到新的`timescale指令或者`resetall指令.它的语法如下: `timescale time_unit / time_precision 假如我们延时x个时间单位,那延时的总时间time = x*time_unit,但最后真正延时的时间是根据time_precision对time进行四舍五入后的结果,如下面的代码所示. `timescale 100n

1.Verilog中如果wire连接到常量,而常量没有说明他的位宽,那么将会默认为32位 如: input [:] x ; wire [:] a; assign a = + x; 上述代码在综合的时候,会将a扩展成32位进行操作,而事先声明常量位宽将不会出现,如下: input [:] x ; wire [:] a; assign a = d’3 + x; 这一点看起来没什么大不了的,但是有时候却会出现我们想的不一样的结果,请看下面的代码: input [ : ] x; output [ : ]

这篇文档值得阅读 按说阻塞与非阻塞是Verilog中最基本的东西,也是老生常谈.但是最近看到很多程序里用到阻塞语句竟然不是很明白,说到底是从来没有自己仔细分析过.当然一般情况程序中也是推荐用非阻塞的. 一般来说大家都会用以下几个例子来说明阻塞与非阻塞: 大家可以参考http://www.cnblogs.com/crazybingo/archive/2012/03/20/2408980.html HDL源代码 对应的RTL电路 module Shifter1( Clk, D, Q3 );input

Verilog中的有符号计数,一般是自己定义的而不是像C语言之类的定义一个有符号变量就好了.所以,要想在FPGA的世界里随心所欲的进行有符号运算,必须先对补码有一个很好的认知,然后再注意Verilog中编程的几个特性,两者缺一不可. 对补码初步的认识: 1.正数的补码与源码相同,即正数的补码是其本身. 2.负数的补码,是对其源码(除符号位)取反再加一,于是得到其补码. 3.对负数的补码(除符号位)取反再加一,于是得到其源码. 4.正数的补码被定义为其本身,所以不需以上操作.(其实你也可以理解为正

习惯了自己发现一些小问题,既然发现了,就记下来吧,不然又要忘了,这是多么悲痛的领悟. 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的,这时郁闷了,表示只看过VHDL语法但没写过.暂且不说VHDL模块的内容,我应该如何在测试平台中例化它并对它进行测试呢?稍微查了一下,其实很简单,只要把VHDL中的组件名.端口统统拿出来,按照verilog模块的例化形式就可以了.下面举个简单的例子来说明如何在verilog模块中例化VHDL模块. 2选1多路复用器的VHDL描述: ent

always语句包括的所有行为语句构成了一个always语句块.该always语句块从仿真0时刻开始执行其中的行为语句:最后一条执行完成后,再开始执行其中的第一条语句,如此往复循环,直到整个仿真结束.因此,always语句块常用于对数字电路中一组反复执行的活动进行建模.比如大家熟知的时间信号发生,每半个时钟周期时钟信号翻转一次. always @(posedge clock) begin ...... end 这就是条件循环语句了. 下面是今天做个一个小例子,4-2线编码器: 给出激励文件: `

在verilog中,使用disable声明来从执行流程中的某一点跳转到另一点.特别地,disable声明使执行流程跳转到标注名字的声明组末尾,或者一个任务的末尾. verilog中的disable命令用法有很多,下面是一个简单的例子,解释了disable的作用范围: // find first bit set within a range of bits always @* begin begin: loop integer i; first_bit = ; ; i<=; i=i+) begin

类型转换 verilog中,任何类型的任何数值都用来给任何类型赋值.verilog使用赋值语句自动将一种类型的数值转换为另一种类型. 例如,当一个wire类型赋值给一个reg类型的变量时,wire类型的数值(包括四态数值,电平强度,多驱动解析)自动转换为reg类型(有4态数值,但没有电平强度和多驱动解析). 如果一个real类型被赋值给一个reg类型的变量,浮点数值自动截取为reg字长能够表达的整型数值. 下面这个例子里面,使用临时变量将一个浮点类型结果转换为一个64比特整型值,然后将这个整型值

在很多地方都能看到,verilog中if与case语句必须完整,即if要加上else,case后要加上default语句,以防止锁存器的发生,接下来就来说说其中原因. 一,什么是锁存器?锁存器与触发器的区别. 锁存器与触发器最大的区别在于,锁存器是电平触发,而触发器是边沿触发.锁存器在不锁存数据时,输出随输入变化:但一旦数据锁存时,输入对输出不产生任何影响. 二,为什么语句的不完整会导致锁存器的产生? 语句不完整即有某些情况的输入对输出无任何影响,根据锁存器的特征,反映到硬件电路即会产生锁存器.

Verilog中锁存器与多路选择器 Verilog是一种硬件描述语言,它代表的是硬件. Verilog代表的就是逻辑门和连接线. 对于一个always@(*)控制的块而言,只要块中的表达式包含的任意的一个变量发生变化时,这个块都会被重新读取. 锁存器 always块不完整的敏感信号列表 if-else不完整结构 case忽略某些值 assign语句锁存器 只对电平敏感(不考虑posedge和negedge边沿敏感),且always块中的敏感变量表中没有包含在块中出现的所有变量(称为不完整的敏感变

在上一篇博文中 verilog中连续性赋值中的延时中对assign的延时做了讨论,现在对always块中的延时做一个讨论. 观测下面的程序,@0时刻,输入的数据分别是0x13,0x14 . @2时刻,输入数据分别是0x14,,0x14 . 四个输出应该是什么样子呢? always @ (iDat1 or iDat2) # oDat_1 = iDat1 + iDat2; always @ (iDat1 or iDat2) oDat_2 = # iDat1 + iDat2; always @ (iD

verilog中的有符号数运算 http://hi.baidu.com/lixu1113/item/d00dc095f86aed48f142159a verilog中的有符号数运算 有符号数的计算:若有需要关于有号数的计算,应当利用Verilog 2001所提供的signed及$signed()机制. Ex: input  signed [7:0] a, b; output  signed [15:0] o; assign o = a * b; or input   [7:0] a, b; ou

Verilog中,变量定义方式可以为:reg[位宽-1:0] 数据名:reg[位宽:1] 数据名.其他变量也类似. 以reg变量cnt为例,当cnt位宽为4时,可定义为reg[3:0] cnt,或者定义为reg[4:1] cnt 当cnt赋值为3时,reg[3:0] cnt:cnt=3 等效为 cnt[3]=0,cnt[2]=0,cnt[1]=1,cnt[0]=1; reg[4:1] cnt:cnt=3 等效为 cnt[4]=0,cnt[3]=0,cnt[2]=1,cnt[1]=1; 当cnt被

1.在verilog中有时会用signed修饰符来修饰定义的数据,运算的时候也会用$signed()任务来强制转换数据,那么signed的修饰是为什么呢,是为了区分有符号数和无符号数的加法和乘法吗?其实不是的,因为有符号数和无符号数据的加法强结果和乘法器结构是一样的,signed的真正作用是决定如何对操作数扩位的问题. 2.verilog中的加法和乘法操作前,会先对操作数据扩位成结果相同的位宽,然后进行加法或者乘法处理.比如a/b都为4位数据,c为5位数据,c = a + b,这个运算的时候会先

$display(p1,p2, …,pn); $write(p1,p2, …,pn); 这两个函数和系统任务的作用都是用来输出信息,即将参数p2到pn按参数p1给定的格式输出.参数p1通常称为:“格式控制”,参数p2至pn通常称为“输出列表”. $display自动地在输出后进行换行,$write则不是这样.如果想在一行里输出多个信息,可以使用$write.如:$display(“%d”,10) 和 $display(“%d\n”,10) 效果相同 在$display和$write中,其输出格式

关于AngularJS中module的导入导出,在Bob告诉我之前还没写过,谢谢Bob在这方面的指导,给到我案例代码. 在AngularJS实际项目中,我们可能需要把针对某个领域的各个方面放在不同的module中,然后把各个module汇总到该领域的一个文件中,再由主module调用.就是这样: 以上,app.mymodule1, app.mymodule2,app.mymodule都是针对某个领域的,比如app.mymodule1中定义directive, app.mymodule2中定义co