TCAM 三态内容地址查找存储器,CAM内容地址查找存储器.区别在于TCAM多了一级掩码功能,也就是说可以指定某几位是dont care.匹配的时候0,1都行的意思. 广泛应用于数据流处理领域,本文简要介绍TCAM和CAM的逻辑组成和Verilog实例. TCAM对于一个带mask的表项,如:“1000 * * * * ”. 为表达流表项,我们在下载流表之前我们需要做一步计算, 首先将其分解为entry1 和 mask: 第二步,令entry2 = entry & mask 所以entry2 =

在做这个SDRAM控制器之前,博主有一个疑问,对于学生来说,是否有必要学习用纯Verilog写一个SDRAM控制器?因为目前X家和A家都有了DDR IP Core,对于要实现一个应用可以直接调用IP Core,只需要对其接口操作即可.对于开发者来说,与其费时费力用Verilog去写一个性能差而且老的SDRAM控制器,还不如直接调用官方经过打磨的更为先进IP Core.所以博主特地去号称平均学历211,平均月薪7.8万的知(bi)乎提出了这个问题,得到的解答博主总结大致如下. 对于学生这个身份来说

网上一个能用的也没有,自己写一个把. 1.计算原理:  整数部分 网上找到了一个c语言的计算方法如下: int flog2(float x) { return ((unsigned&)x>>23&255)-127; } 用matlab测试了一下,得到的结果是一个log2的整数部分 小数部分 发现小数部分其实都是  1+一个小数  ,然后这个小数值其实可通过最高位是0.5 然后0.25,0.125.......这样累加得到. 比如: 100 0000 0000 0000 0000

在读本文之前,请先阅读 LCD1602 的 datasheet(百度到处都是) ,熟悉有关的11条指令集. LCD1602的11个指令集链接 http://www.cnblogs.com/aslmer/p/5801363.html(这是我总结的11条指令集,中英文结合) 1.LCD1602基础知识 (2)LCD1602操作流程 2.代码: module lcd_1602_driver( clk , rst_n , lcd_en , lcd_rw , //因为只执行写操作,所以永远为0. lcd_

1. 问题的提出 工程a是一个soft core,用VHDL写的,综合的时候去掉了"Add I/O buffers" ,并将-iob(Pack I/O Registers into IOBs)置为否.综合最后生成了a.ngc文件供其他工程使用.在生成完ngc后,还可以在 "Design Utilities" -> "View HDL Instantiation Template" 中生成相应的调用文件. 工程b调用的a.ngc,但是工程b使

这周有朋友问怎样在fpga中用数码管来显示一个十进制数,比如1000.每个数码管上显示一位十进制数.如果用高级语言来分离各位,只需要分别对该数做1000,100,10对应的取商和取余即可分离出千百十个位.但是FPGA做除法非常耗资源.有没有其它解决办法?因为用verilog写程序时虽然形式上可以写为比如256,但是实际存储对应的还是0100H,且一个数码管只能显示一个十进制数.因此这个问题相当于二进制如何转换为一个BCD(Binary Code Decimal)码数. 本文只考虑最常见的8421

一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2  Matlab2016a 仿真工具:Vivado自带仿真器 二.引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于进位导致数据溢出,那么我们一般会对信号做饱和(saturation)处理.所谓饱和处理就是如果计算结果超出了

用FPGA来跑ARM 核的时候,刚开始将Keil编译产生的hex文件拿来仿真和下到板子上的时候,发现程序运行不正确.细细观察仿真波形发现,在Altera的ROM IP中直接调用Keil产生的hex文件,出来数据是不正确的.比较Quartus产生的HEX文件和标准的Hex文件,发现两者之间的格式不是完全一样.于是干脆直接将Keil产生的Hex文件转换成mif文件. 代码是用verilog写的,已调试通过,ARM核也运行正常.由于没有判断Extended LinearAddress Record,该

转自https://www.cnblogs.com/liujinggang/p/10549095.html 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2  Matlab2016a 仿真工具:Vivado自带仿真器 二.引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于

问题描述: 设计中需要重复多次施加一种激励,每一次激励的施加过程,都可以划分为4个部分,如图所示. 每一次施加的激励只有第二部分的数据有变化(数据格式无变化).所以顶层的Testbench代码如下: :] j; task bian_chen; begin ;j<=;j=j+)begin initial_task(); send_weiliu(j); latch_weiliu(); shaolu(); end end endtask 第二部分中有90位数据需要发送,首先申明变量存储数据,如下所述:

前段时间在FPGA上用Verilog写了一个多端口以太网的数据分发模块,因为每个网口需要独立的MAC地址和IP地址,为了便于后期修改,在设计中使用parameter来定义这些地址和数据总线的位宽等常量. 当时的做法是,顶层模块和子模块中都定义parameter型常数,在顶层模块引用子模块时,通过参数传递改变在被引用子模块中已定义的参数,实现在顶层模块统一管理参数的功能,代码如下 module top(); // 顶层模块 'd100, 8'd1}; // 以太网1 IP地址 192.168.10

目录 概述 LCD1602 LCD1602是什么? LCD1602的管脚 RS_数据/命令选择 E_使能 D0-D7 LCD1602有个DDRAM LCD1602还有个CGROM 指令集 清屏 进入模式设置 显示开关设置 工作方式设置 数据存储器地址设置 Verilog驱动 模块定义 上电稳定 工作周期分频 状态机 RS端控制 显示控制 自定义字符输入 效果展示 总结 参考资料 概述 本文围绕LCD1602字符型液晶显示器展开,并在FPGA开发板上用VerilogHDL语言实现模块驱动. 首先来

[第一季]CH04_FPGA设计Verilog基础(一) 4.1 Verilog HDL 代码规范 u 项目构架设计 项目的构架用于团队的沟通,以及项目设计的全局把控 u 接口时序设计规范 模块和模块之间的通过模块的接口实现关联,因此规范的时序设计,对于程序设计的过程,以及程序的维护,团队之间的沟通都是非常必要的. u 命名规则 1.顶层文件 对象+功能+top 比如:video_oneline_top 2.逻辑控制文件 介于顶层和驱动层文件之间 对象+ctr 比如:ddr_ctr.v   3.

1)如果需要跟踪信号,可以使用dataflow,直观,缺点是后仿太慢! http://www.cnblogs.com/asus119/archive/2011/04/01/2002525.html ModelSim SE6..2b还有一个很好用的功能.就是可以看整个文件所形成的数据流程,各个模块之间的逻辑联系.具体方法是在仿真后执行命令  view datalflow 就可以打开dataflow文件,在dataflow的窗口菜单中点击add中的view all nets就可以观察到各个模块之间的

这篇文章不需要在modelsim中建库.映射.建工程等一些繁琐的步骤,直接使用modelsim中的默认work库.使用quartus+modelsim联合仿真. 首先推荐一篇文章 http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html 首先,根据上一篇文章,建立一个testbench模板: 第一次用modelsim+quartus的时候需要在quartus中设置modelsim的路径,quartus->tools->gener

还记得<MiZ702学习笔记(番外篇)--纯PL VGA驱动>这篇文章中,用verilog写了一个VGA驱动.我们今天要介绍的就是将这个工程打包成一个普通的IP,目的是为后面的一篇文章做个铺垫. 打包成一个普通的IP的目的,可以直接将这个IP粘贴到Block文件中.(和用文本实例化是一个意思).应为我们调用zynq的核的时候一般是用Block的形式,为了zynq和我们的VGA模块更方便的组织起来,就需要这种IP打包方式. 为什么是强调是普通的IP,这个主意是区分带AXI接口的IP,这个在后面介

最近为了验证一个ip,需要将ip的输出数据与c model的数据比对,之前采用的是将仿真结果输出,用perl读取结果,与c的输出结果比对,这样做也可以,但是在做遍历测试时,由于数据量较大,就显得不方便了.因此想要在testbench里调用c函数,直接对结果进行测试,如果两边结果不一致再报错. 操作系统是win10,modelsim是10.4版本,tb用system verilog写,调用c函数用DPI接口,非常方便. 如只需要写 import "DPI-C" function int

SDRAM控制器 博主上一篇介绍了一些SDRAM的基本原理是否有必要学习使用纯Verilog写一个SDRAM控制器,接下来记录SDRAM控制器的工作原理.首先是上电初始化. 上电初始化 时序图中,tRP.tRC.这些时间参数可以从手册中找到,这里的系统时钟采用50Mhz. 从初始化的时序图可以看出,首先在进行预充电(Precharge)命令之前要等待100us(手册要求是至少100us,我们设定延时200us),等待系统上电稳定和时钟稳定,然后对所有bank进行预充电(Precharge),经历

之前用FPGA做过视频时序方面的设计,现将视频时序的设计方法分享给大家,希望对大家有所帮助. 时序部分可以参考CEA-861D,VESA时序标准. 1080P一帧视频中,一行有2200个像素,其中280个像素为消影区像素,1920个像素为有效像素. 一场有1125行,其中45行为消影区,1080个有效行. 1080P@60的时钟计算方法: 2200x1125x60=148500000, 即148.5MHz. 1080P的时序图请参考如下图所示: 通过以上两幅图,我们可以很好地理解视频时序,在每一

Xilinx FPGA配置bit流文件 Xilinx FPGA的供电是采用USB作为电源,使用Verilog HDL或VHDL实现的逻辑电路通过Xilinx的综合工具生成bit流文件,通过Digilent的程序Adept可以进行配置到开发板上.其是通过FPGA的JTAG编程接口,把bit文件下载到FPGA中.Adept也可以把bit文件下载到Platform Flash中,这样即使FPGA电源掉电,配置的电路也会保留. Xilinx FPGA的配置原理是通过一个USB转换JTAG芯片,通过JTA

在FPGA中,有时需要使用用户代码重配置FPGA,配置的内容可以是flash或者是其他的来源这样FPGA的启动模式有关,在本实验中配置文件是存放在flash中.实际的操作步骤如下: 1:生成一个工程,工程的内容是led灯在闪烁.并且生成相应的mcs文件,通过jtag烧录到板卡上的 bpi flash中,等待FPGA重新加载flash的内容.如果加载成功led灯就是这个工程的闪烁状态. 创建工程,Verilog写led灯,就不说,关键是如何生成mcs文件.通过如下的两条命令: cd E:/work