使用Verilog搭建一个单周期CPU 搭建篇 总体结构 其实跟使用logisim搭建CPU基本一致,甚至更简单,因为完全可以照着logisim的电路图来写,各个模块和模块间的连接在logisim中非常清楚.唯一改变了的只有GRF和DM要多一个input PC端口,用来display的时候输出PC值:IFU同理多了一个output PC,用来把PC的值传给GRF和DM.其他的模块我都是直接对着logisim原封不动地用Verilog重新实现了一遍.目前支持指令集{addu.subu.ori.lw

verilog简易实现CPU的Cache设计 该文是基于博主之前一篇博客http://www.cnblogs.com/wsine/p/4661147.html所增加的Cache,相同的内容就不重复写了,可点击链接查看之前的博客. Cache结构 采用的是2-way,循环5遍的测试方式,和书本上一致,4个set Cache设计 首先在PCPU模块里面增加寄存器 在流水线MEM那一阶段如果是STROE或者LOAD指令更新cache 采取的替换策略是FIFO策略,在cache上面增加了一个位U 整个c

单周期CPU:指令周期=CPU周期 Top模块作为数据通路 运算器中有ALU,通路寄存器(R1.R2.R3.R4),数据缓冲寄存器(鉴于书上的运算器只有R0)........... 此为ALU和通用寄存器的模块,(注意:当各个模块进行仿真时应该将其模块set as top,当进行数据通路时则如图,此图缺少数据输入缓冲寄存器) 部分代码如下 对不通发模块进行仿真后,对top仿真 部分代码

CPU,全称Central Processing Unit,即中央处理器. 何为CPU? 计算机必须能够自动地从主存中取出一条条指令执行,专门来执行指令的就是CPU. 一.指令的执行过程 为了理解CPU的工作原理,我们首先了解一下指令的执行过程: (1)取指令并计算下一条地址.(程序计数器PC.指令寄存器IR) 应该明确的是,指令存放在地址连续的内存空间中,其地址是由PC即程序计数器给出.故指令执行的第一步就是根据这个PC中的地址去内存中找到指令,并取出它,放在一个指令寄存器(IR)中,以供后续

最近对学习的掌控可能出现了问题,左支右绌,p2挂了,p2.p3.p4.p5每周在计组花的连续时间少了很多,学习到的东西也少了很多,流水线都还没真正开始写,和别人比落后了一大截,随笔自然就荒废了,我得尽快调整状态,下决心只要学不死,就往死里学,尽快迎头赶上鸭!! 由于p4断断续续做的,现在临考前来总结一下p4,顺便恢复一下记忆,对Verilog命名规范.p4设计CPU技巧.实现细节等等进行初步总结,如有不对烦请指正. 一.Verilog设计单周期CPU流程 由于p3和理论部分我们已经掌握了单周期C

Proteus软件是英国Labcenter electronics公司出版的EDA工具软件.经常使用于单片机等数字电路仿真,分为ISIS和ARES两个程序,前者用于仿真,后者用于设计PCB.我们常使用ISIS仿真软件.其界面例如以下图. 打开Proteus ISIS,会默认新建一个空白文档.我们也能够通过菜单File-New Design-Default来新建. 点击button"P"(见下图方框处).我们能够打开元件库.加入须要的元件. 在搜索框中输入89C52,就能找到AT89C5

现状 不知道阅读本文的读者,在初学单片机时是否和我以前一样迷茫.看到各种新的术语,疑惑不解:不知道从何学起:照着书中的样例一步一步做都没有问题,可是自己试着做东西,遇到各种问题却不会解决,向别人提问,可能也没有几个人回答:感觉好像学完了单片机的各种模块,可是要自己设计东西却还是毫无思路,也不知道怎么去进一步深入学习:甚至在一開始就遇到太多困难,直接放弃了学习. 在我身边,看到不少学习单片机的人.当中非常多人学习的方法,就是通过看一些视频或书籍教程,然后照着别人的代码去写,写好了能用了,就感觉是学

第一部分:结缘计算机 1. 你为什么选择计算机专业?你认为你的条件如何?和这些博主比呢? 我在上大学之前,其实一直就没怎么考虑过自己以后想要选什么专业,只知道一个大致的方向一定是理工科.毕竟大学之前,只有一个目标,那就是高考嘛,高考之前,一切都是虚的.考完以后,面对自己不上不下的分数,照往年的资料胡乱圈了几个学校,就开始面对五花八门的专业发愁了,物理,电子,生物,化学,看起来都挺有意思的(因为自己高中的时候数理化竞赛都搞过一点).忽然瞄到七个字:“计算机科学与技术”,心想,要不就选计算机吧,听起

IO口操作是单片机实践中最基本最重要的一个知识,本篇花了比較长的篇幅介绍IO口的原理. 也是查阅了不少资料,确保内容正确无误,花了非常长时间写的. IO口原理原本须要涉及非常多深入的知识,而这里尽最大可能做了简化方便理解.这样对于以后解决各种IO口相关的问题会有非常大的帮助. IO口等效模型是本人独创的方法.通过此模型,能有效的减少对IO口内部结构理解的难度.而且经查阅资料确认,这样的模型和实际工作原理基本一致. =========================================

前面介绍了非常多概念知识.做了非常多准备工作,从这一节開始,我们正式開始单片机的学习.我们将使用单片机完毕一项非常easy的工作:点亮一个发光二极管(即LED:Light-Emitting Diode). LED简单介绍 先简介一下LED.LED是一种半导体器件,大家事实上对LED并不陌生,各种电器的指示灯.手机键盘灯.LED液晶屏的背光.高亮LED手电筒等,都是通过LED发光的.LED有两种主要用途,一种是作为指示灯:还有一种是照明.照明用的LED一般都是大功率LED,须要较大的电压电流才干正

本篇我们将分析上一篇所写的程序代码.未来学习单片机的大部分精力,我们也将放在程序代码的编写上. 可是不用操心.我会很具体的介绍每一个程序的编写思路和各种注意事项等. 之前我们写的程序例如以下: #include <reg52.h> sbit LED = P1^0; void main() { LED = 0; while(1); } 头文件 第一行包括头文件.这个和C语言编写HelloWorld时的#include 一样.头文件reg52.h中定义了单片机的一些寄存器,如P0~P3等.至于什么

-- 苏联给的套件,我们只要把电子管插上就好. -- 千万次机器,不晓得来源 DJS-130系列,16位小型机,仿造美国NOVA DJS-180系列,超级小型机,仿造美国DEC VAX, 能跑DEC的一个实时操作系统,但VMS不行.据说也是全世界唯一仿制成功的.也是一位老兄不吃饭不睡觉搞出来的. 太极3200 小型机,仿造MicroVAX, 目前还用在我们的火箭发射场. 银河1,巨型机,仿造美国克雷1,插接兼容. 北大的:据说和picoJava关系暧昧 方舟,有人说过了,和日立SH扯不清楚. 西

在理解CPU之前,我们有必要先了解一下现代计算机理论的基石--图灵机,这个抽象模型决定了现代计算机可以被实现.这个模型的工作原理也投射到了CPU的工作实现上.图灵机的知识可深可浅,换句话说,上手容易,但是意义深远. 下面是一个可以在线学习图灵机的网站: Online Turing Machine Simulator 主要参考 <嵌入式C语言自我素养> 百度百科以及大佬博客 b站视频 <数字逻辑>课程 00 内容概括 图灵机的概念产生于英国数学家艾伦·图灵在1936年在<伦敦数

个人创作公约:本人声明创作的所有文章皆为自己原创,如果有参考任何文章的地方,会标注出来,如果有疏漏,欢迎大家批判.如果大家发现网上有抄袭本文章的,欢迎举报,并且积极向这个 github 仓库 提交 issue,谢谢支持~ 本篇文章参考了大量文章,文档以及论文,但是这块东西真的很繁杂,我的水平有限,可能理解的也不到位,如有异议欢迎留言提出.本系列会不断更新,结合大家的问题以及这里的错误和疏漏,欢迎大家留言 JMM 相关文档: Java Language Specification Chapter

JMM 相关文档: Java Language Specification Chapter 17 The JSR-133 Cookbook for Compiler Writers - Doug Lea's Using JDK 9 Memory Order Modes - Doug Lea's 内存屏障,CPU 与内存模型相关: Weak vs. Strong Memory Models Memory Barriers: a Hardware View for Software Hackers

前言 Verilog是一种硬件描述语言(HDL),该语言在Windows上有集成开发环境可以使用,如ModelSim,但ModelSim的编辑器不太好用因此笔者萌生了用Sublime Text3来编写Verilog的想法.下面我们将围绕着Sublime Text3搭建起一个简易的IDE, 我将尽量把步骤写的细致一点,这将会使整个过程看起来很繁琐,但这是值得的. 原材料 Sublime Text 3(访问密码:a7c6) icarus-verilog-on-windows (访问密码:7528)

verilog实现16位五级流水线的CPU带Hazard冲突处理 该文是基于博主之前一篇博客http://www.cnblogs.com/wsine/p/4292869.html所增加的Hazard处理,相同的内容就不重复写了,可点击链接查看之前的博客. CPU设计 该处理器的五级流水线设计: 类似于MIPS体系架构依据流水线结构设计.只要CPU从缓存中获取数据,那么执行每条MIPS指令就被分成五个流水阶段,并且每个阶段占用固定的时间,通常是只耗费一个处理器时钟周期. 处理器在设计时,将处理器的

verilog实现的16位CPU单周期设计 这个工程完成了16位CPU的单周期设计,模块化设计,包含对于关键指令的仿真与设计,有包含必要的分析说明. 单周期CPU结构图 单周期CPU设计真值表与结构图 该CPU用到的指令集,16位8个通用寄存器 设计思路 Instruction Memory: 输入8位的PC指令,输出对应内存的16位指令 Control Unit 输入16位的指令,根据真值表,输出对应结果 Register File 输入三个地址和写入内容,写入信号,输出两个地址对应的内容 由

大三上学期开展了数字系统设计的课程,下学期便要求自己写一个单周期CPU和一个多周期CPU,既然要学,就记录一下学习的过程. CPU--中央处理器,顾名思义,是计算机中最重要的一部分,功能就是周而复始地执行指令.其实开始做这部分之前,想到CPU就觉得很麻烦,毕竟时计算机内部最重要的东西,但其实刨开来细看,也就慢慢地接受了,当然我现在也不能说是了如指掌,说简单,毕竟自己还处于学习阶段,甚至可能还没有入门.慢慢来吧,先从简单的开始,一步一个脚印,总能写成的.今天先写在具体写代码之前的思路和设计方案.

verilog实现的16位CPU设计 整体电路图 CPU状态图 idle代表没有工作,exec代表在工作 实验设计思路 五级流水线,增加硬件消耗换取时间的做法. 具体每一部分写什么将由代码部分指明. 完整代码 headfile.v 头文件定义.包含整个工程中的特殊变量定义.后文中只用到gr0到gr3部分,因此该部分没写gr4到gr7,有需要的同学请自行加上. `ifndef HEADFILE_H_ //State for CPU `define idle 1'b0 `define exec 1'

Verilog MIPS32 CPU(一)-- PC寄存器 Verilog MIPS32 CPU(二)-- Regfiles Verilog MIPS32 CPU(三)-- ALU Verilog MIPS32 CPU(四)-- RAM Verilog MIPS32 CPU(五)-- CP0 Verilog MIPS32 CPU(六)-- MDU Verilog MIPS32 CPU(七)-- DIV.DIVU Verilog MIPS32 CPU(八)-- 控制器 module CtrlUni