Vivado2017.2 中BRAM版本为 Block Memory Generator Specific Features  8.3 BRAM IP核包括有5种类型: Single-port RAM   单端口RAM Simple Dual-port RAM      简单双端口RAM(A写数据B读数据) True Dual-port RAM  双端口RAM Single-por ROM  单端口ROM Dual-port ROM  双端口ROM BRAM核支持两种总线形式的输入输出:Nat

话不多说,先上代码: #include <wiringPi.h> #include <stdio.h> #include <sys/time.h> #define VOICE 0 void ultraInit(void){ pinMode(VOICE,OUTPUT);//我们此处是用的是GPIO.0输入输出端口,所以pin=0 } void doVoice(void){ digitalWrite(VOICE,LOW);//初始化引脚电平值为LOW ;i<=;i++

测试发现发送数据时MCU卡住不动,测试发现卡在了 while(NRF24L01_IRQ!=0); 也就是说管脚IRQ一直是高电平.仔细排查发现nrf24l01处于接收模式,改为发送模式就好了 NRF24L01_TX_Mode(); 因为无线模块时有效时无效查不出故障所在,暂时搁置

Modelsim独立仿真vivado的IP 最近一直在做local dimming项目的FPGA硬件实现,算法的其中一步就是直方图统计,即数字图像的某一灰度级的像素数,这个直方图的源码找了半天才搞到,就在<<牟新刚周晓郑晓亮著: 基千FPGA的数字图像处理原理及应用>>这一本书有详细的描述.但有了这个代码,还得查看直方图处理的效果,那我只有搭建仿真查看,但modelsim一直出错,提示直方图模块调用的双口ram不存在,于是下面介绍modelsim独立仿真带有vivado的IP的解决

前言 使用场景:在使用In system debug时需要使用按键触发查看相关信号,但不想用板子上的按键. VIO:Virtual input output,即虚拟IO. 主要用作虚拟IO使用:VIO的输出可以控制模块的输入,VIO的输入可以显示模块的输出值.   连接如下图所示:

xilinx使用高电平复位 altera使用低电平复位 原因:Xilinx 寄存器的SR控制端是高电平有效的.如果RTL代码采用了低电平有效的复位模式,综合器将在复位信号驱动寄存器SR控制端之前的插入一个反相器(interver).你必须使用一个查找表(look up table)来实现反向器,以利用LUT的输入端口.低电平有效的控制信号带来的额外的逻辑可能拉长了执行时间(runtime),将导致更低的FPGA资源利用率,也将影响时序和功耗. altera刚好相反 另从两者生成ip核可见,xil

锁相环(PLL)主要用于频率综合,使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号. PLL 内部的功能框图如下图所示: 在ISE中新建一个PLL的IP核,设置四个输出时钟,分别为25MHz.50MHz.75MHz和100MHz,配置如图所示: 之后,再在程序中例化IP核,程序设计如下: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////

参考来源 https://china.xilinx.com/video/hardware/i-and-o-planning-overview.html 前言 我Win10系统上的Xilinx Platform Studio打不开,无奈之下换用Vivado.这篇粗略地介绍Vivado创建FPGA工程的流程 使用Vivado 新建工程 打开vivado,点New Project然后Create a New Vivado Project点next再填写工程名.工程路径点next 在Project Ty

十.MC8051软核在FPGA上的使用 本教程内容力求以详细的步骤和讲解让读者以最快的方式学会 MC8051 IP core 的应用以及相关设计软件的使用,并激起读者对 SOPC 技术的兴趣.本实验重点讲 8051Core 的应用,并通过一个简单 C51 程序对 51Core 进行硬件测试. 本实验教程的内容编排如下: 第 1 章简单的描述了 MC8051 IP core 的基本结构及一些应用说明. 第 2 章详细的介绍 8051Core 综合.编译应用.包括 Quartus II软件的基本应用

1.异步复位 always @ ( posedge sclk or negedge s_rst_n ) if ( !s_rst_n ) d_out <= 1'b0; else d_out <= a; 综合出来的RTL视图如下所示: 从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_n端口,即使设计是高电平复位,实际综合后也会把异步复位信号反向后接到这个CLRN端: 2.同步复位 always @ ( posedge sclk ) if ( !s_rst_n ) d_out &

目录 1. 常见问题 2. 常见的复位方式 3. 合理的复位设计 3.1 复位电平 3.2 异步复位同步化 3.3 恰到好处的复位 4. 补充 4.1 所谓的上电初始化 参考文献 一开始接触到FPGA,肯定都知道"复位",即简单又复杂.简单是因为初学时,只需要按照固定的套路--按键开关复位,见寄存器就先低电平复位一次,这样一般情况可以解决99%的问题,甚至简单的设计,就不可能有问题.复杂是因为复位本身是对大规模的硬件单元进行一种操作,必须要结核底层的设计来考虑问题. 1. 常见问题 自

RC复位电路的原理及其复位时间的计算   低电平有效复位电路如下 此复位电路是针对低电平有效复位而言的,其中二极管是起着在断电的情况下能够很快的将电容两端的电压释放掉,为下次上电复位准备. 假设电容两端的初始电压为U0(一般情况下设为0V),T时刻电容两端电压为UT.3.3V电压设为VCC. 由流经电容的电流I和电容两端的电压变化关系式:I=C*dUt/dt 可以得到:I*dt=C*dU t 两边分别积分可以的得到:I*T=∫(0-1)C*dUt:即I*T=C*Ut−C*U0(其中U0=0V),

zynq系列FPGA分为PS部分和PL部分. PL: 可编程逻辑 (Progarmmable Logic), 就是FPGA部分. PS: 处理系统 (Processing System) , 就是与FPGA无关的ARM的SOC的部分,实质是直接操作arm9内核的处理器. 这次先是最简单地在PL部分编写一个流水灯实验的代码. 使用的开发环境是vivado 2016.4. 1.新建工程,Create New Project. 2.next. 3.选择工程目录,和输入工程名字. 4.选择RTL Pro

*作者: Ian11122840    时间: 2010-9-27 09:04                                                                                                                                                                * *标题: 菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记             

实验:FPGA计算3行同列数据之和 实验要求:PC机通过串口发送3行数据(一行有56个数据,3行共有56*3=168个数据)给FPGA,FPGA计算3行同一列数据的和,并将结果通过串口返回给上位机. 实现方法:使用两个FIFO IP Core,将串口接收到的数据进行缓存,当第一个FIFO1的数据存满后,将FIFO1的数据读出来给FIFO2,当FIFO2的数据存满时,当前两个FIFO的数据和串口正在接收的数据就可以看做为三行数据了.我们将3行数据同时读出,进行求和,然后用串口发送到上位机,这里要注

对于全局时钟的管理,涉及到关于亚稳态的知识,大家可以上网搜索相关资料,这里不再赘述.亚稳态最简单的理解形式是无法判断是处于高电平状态还是处于低电平状态,这样会导致整个系统不稳定,会出现逻辑上的错误. 任何对时钟的管理形式,都是最大限度避免亚稳态情况的出现,从而提高MTBF(平均无故障时间). 对于常用的异步复位形式(之前博客有提及到),如下: always @(posedge clk or negedge rst_n) if(!rst_n) begin ...... ...... end els

目录 1. 总览 2. 可配置逻辑单元 2.1 6输入查找表(LUT6) 2.2 选择器(MUX) 2.3 进位链(Carry Chain) 2.4 触发器(Flip-Flop) 参考文献: 一直以来,觉得自己关于FPGA方面,摸不到"低"--对底层架构认识不清,够不着"高"--没真正独立做过NB的应用,如高速.复杂协议或算法.神经网络加速等高大上的应用,所以能力和认识水平都处于中间水平.这段时间做时序优化,感觉心有余而力不足了,可能要触及手动布局布线了,打开Dev

引言 VGA:video Graphics array,视频图形阵列,阴极射线显像管(CRT)显示器时代产物,很多老显卡.笔记本电脑.投影仪所用接口,已经比较过时. CRT是模拟设备,所以VGA也采用模拟协议,虽然现在很多液晶显示器仍有VGA接口,但是是内置了AD转换,将模拟信号转换为数字信号. 虽然VGA已经基本被DVI.HDMI.DP等接口替代,但无法否认其学习价值. 介绍 扫描方式分为逐行扫描和隔行扫描. 逐行扫描:左上方开始,左到右,上到下.扫完一行到下一行起始,CRT对电子束消隐:每行

一设计功能是:让LED灯每1秒亮一次,再灭一秒,闪烁时间周期为2秒. 二分频的介绍: (一)设计方式:IP核和自己动手写. (二)对于分频的构成:一个是计数器,还有时钟翻转.方法一是计满整个周期,一半周期为高,一半为低.第二种是,计满半个时钟周期,就反转. 三设计输入: (一)分频计数器模块 功能是产生一个1秒的计数器:参数化设计方便修改和仿真时间缩小 parameter T1S = 28'd49_999_999; //div counter reg [27:0]div_cnt; always@

高电平复位电路图 V0 为电容上的初始电压值:V1 为电容最终可充到或放到的电压值:Vt 为t时刻电容上的电压值.则,    Vt="V0"+(V1-V0)* [1-exp(-t/RC)]或,    t = RC*Ln[(V1-V0)/(V1-Vt)] 一般电容充电时间取t=RC, 若R=10kΩ,C=10uF,则t=100ms.

编写基于V4L2视频驱动主要涉及到以下几个知识点:1> 摄像头方面的知识 要了解选用的摄像头的特性,包括访问控制方法.各种参数的配置方法.信号输出类型等.2> Camera解码器.控制器 如果摄像头是模拟量输出的,要熟悉解码器的配置.最后数字视频信号进入camera控制器后,还要熟悉camera控制器的操作.3> V4L2的API和数据结构 编写驱动前要熟悉应用程序访问V4L2的方法及设计到的数据结构.4> V4L2的驱动架构 最后编写出符合V4L2规范的视频驱动. 本文介绍基于S