背景:从ISE14.7迁移到vivado2016.2. xilinx的软件改的真是不一般的大.两个软件操作差距真是让人想骂人.由于项目需要,准备调试DDR3.对于新手来说,例化一个DDR3 ip.如果有个例程,可以参考.那就非常好了.xilinx贴心的给我们准备了这个例程.那如何去运行这个例程,给我们作为参考用呢.本文档就简单介绍一下具体方法.本方法纯属个人方法.如有问题,自行解决!!! 开始正题: 第一步,在你自己的project下例化一个DDR3的ip.例化完成之后,如下图: 第二步,右击这

可以新建一个测试工程,通过IP catalog直接生产IP核,在IP核上右键选择 Open IP Example Design 之后选择生成路径. 启动Run Simulation.

我造轮子,你造车,创客一起造起来!塔克创新资讯[塔克社区 www.xtark.cn ][塔克博客 www.cnblogs.com/xtark/ ]      本文介绍X-CTR100控制器基础板载资源的使用,包括LED.蜂鸣器.拨码开关.USB串口.软件定时.位带操作等. 原理 针对X-CTR100控制器的基础操作,均包含在X工程模板的ax_basis文件中,后续例程都包含该文件,方便使用X-CTR100控制器基础资源. 本文包含过个例程,原理详见下文例程. 软件生态 X-SOFT软件生态,X-

有时候想查看IP的特性和功能,又不想自己写testbench,Vivado自带的IP示例工程就能派上用场,原来一直不知道怎么打开IP的示例工程 第一步:在原有的工程中新建IP,按照你想要的IP属性,例如FIFO是否有Almost empty,是否带有FIFO中的数据计数,我创建的FIFO名称为FIFO_TimeStamp_SPIKE 第二步:完成IP的创建,是否设置为OOC方式,这个无所谓 第三步:输入命令打开以IP为顶层的工程,open_example_project [get_ips FIF

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --

工欲善其事,必先利其器.在使用Vivado自带的仿真软件仿真的时候,相对于更优秀的仿真工具Modelsim,效率低了很多,为了更高效的开发,我尝试着用Vivado级联Modelsim仿真,但是级联后还是有一些不方便,所以我便直接使用Modelsim独立仿真,但是对于IP Core的话,就需要添加Vivado IP Core的库文件,本人查阅了很多资料,最终实现了使用Modelsim仿真Vivado Clocking Wizard IP Core,软件版本,Vivado 2017.3.Models

多路分频器设计 在第七节的学习中,笔者带大家通过一个入门必学的流水灯实验实现,快速掌握了VIVADO基于FPGA开发板的基本流程.考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程,本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范,让读者掌全面掌握FPGA开发流程包括了如何仿真.综合.执行.下载到开发板测试. 9.1 硬件图片 本章使用到的硬件和前一章一样:LED部分及按钮部分 9.2 硬件原理图 PIN脚定义: GCLK:Y9(PL输入时钟) LD0:T22 B

对于较大工程很难避免遇到CDC问题,vivado自带的分析工具可以报告跨时钟状态. 详情参看手册UG906-Design Analysis and Closure Techniques. (1)关于partial False Path 与 Partial False Path (unsafe) : 区别在于partial false path 是完整的约束了跨时钟域路径,partial false path(unsafe)存在至少一条没有被约束到的异步路径. 参考手册: UG906-Design

前言 由于Vivado自带的verilog编辑器确实难用,写起来效率不高,因而寻找到了以下教程. 解决方案 引用sublime作为vivado外部verilog编辑器 sublime text中文编码问题

更多塔克创新资讯欢迎登陆[塔克社区 www.xtark.cn ][塔克博客 www.cnblogs.com/xtark/ ]       STM32F4位带概念,及位带的GPIO操作实践应用. 原理介绍     51单片机相信各位都用过,假设P1.1的IO口上挂了一个LED,那么你单独对LED的操作就是P1.1 = 0或P1.1 = 1,注意,是你可以单独的对P1端的第一个IO口进行操作,然而STM32是不允许这样做的,那么为了像51单片机一样能够单独的对某个端的某一个IO单独操作,就引入了位带

在Vivado定制IP的时候,或者在IP Catalog中双击一个IP,不论该IP是我们自己添加到工程的自定义IP,还是Vivado自己带的IP,选择"Customize IP"后都会弹出如下图所示的框框.可以看到一种叫做”Global”,一种叫”Out of Context (OOC)”. Global 即全局    如果选择的是全局综合选项,那IP生成的文件将会和其他的用户文件一起进行综合,这也就意味着,每一次用户文件被修改后,源码级IP都会跟着一起综合一遍. Out-Of-Con

Vivado自带的编辑器非常难看,我习惯用Notepad++,这里记录一下二者的关联. 1.打开Vivado,点击 Tools --- Settings --- Text Editor,右侧选择 Custom Editor 2.设置路径:D:/MySoftware/Notepad++/notepad++.exe [file name] -n[line number],前面是Notepad++的安装路径,后面是 [file name] -n[line number],点击OK即可

Vivado自带仿真工具,但是有点慢,关联Modelsim联合仿真是最好的,注意Modelsim必须是10.7以上版本. 1.安装并成功破解Modelsim 10.7. 2.打开Vivado,点击 Tools --- Compile Simulation Libraries...,填写如下设置并点击Compile. 3.编译好后,Tcl界面生成编译信息,如果是 0 error 即表示编译库成功. 4.点击 Tools --- Settings --- Simulation,填写如下设置. 5.点

1,好早买了块FPGA板,zynq 7010 .终极目标是完成相机图像采集及处理.一个Window C++程序猿才开始学FPGA,一个小菜鸟,准备转行. 2,关于这块板,卖家的官方资料学起来没劲.推荐上GOOGLE ,YouTube 搜“Zynq Training”等等.感觉质量好高.,英语很简单,大部分能听懂. 3,在google问题时意识到可以看一下zedboard的资料.下载zedboardd的官方资料,发现有个优点是能够把各个名词解释一遍.可以搜“zedboard_CTT_v2013_2

一.Xilinx(全球FPGA市场份额最大的公司,其发展动态往往也代表着整个FPGA行业的动态) (1) Xilinx官方软件下载地址链接: https://china.xilinx.com/support/download.html (2) Xilinx官方分析.综合工具 + 第三方仿真工具 + 第三方代码编辑器 套餐1:ISE_14.7 + ModelSim_SE_10.5(及以上版本) + Notepad++/UltraEdit 套餐2:ISE_14.7 (Win10特别版) + Mode

分享下PS与PL之间数据传输比较另类的实现方式,实现目标是: 1.传输时数据不能滞留在一端,无论是1个字节还是1K字节都能立即发送: 2.PL端接口为FIFO接口: PS到PL的数据传输流程: PS到PL的数据传输相对简单,使用vivado自带的axi_datamover即可完成,详细如下: A.向PL端查询剩余数据存储长度(以byte为单位): B.通过写寄存器设置PL端DMA数据传输开始地址: C.通过写寄存器设置PL端DMA数据传输长度(以byte为单位): D.通过写寄存器启动PL端DM

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而

ZigBee协议栈中自带的HomeAutomation例程,虽然也是操作灯泡,但是,是通过ZCL来统一处理的,符合HA profile规范,互连互操作性较好.下面就简要分析以下ZCL的使用. 在任务数组中,多定义了zcl层. Technorati 标签: ZigBee HA 示例程序 //OSAL_SampleSw.c const pTaskEventHandlerFn tasksArr[] = { macEventLoop, nwk_event_loop, Hal_ProcessEvent,

由于JAVA语言安全性高.代码优化.跨平台等特性,从1995年5月由SUN公司发布后,迅速取代了很多传统高级语言,占据了企业级网络应用开发等诸多领域的霸主地位. 不过,JAVA最突出的跨平台优势使得它不能被编译成本地代码,而要以中间代码的形式运行在虚拟机环境中,这使得JAVA的反编译要比别的高级语言容易实现,并且反编译的代码经过优化后几乎可以与源代码相媲美. 为了更好地保护知识产权,避免本公司的智力成果轻易被人窃取,开发者有必要对反编译工具深入了解,以便有针对性地采取保护措施. 目前,比较流行的

实验:FPGA计算3行同列数据之和 实验要求:PC机通过串口发送3行数据(一行有56个数据,3行共有56*3=168个数据)给FPGA,FPGA计算3行同一列数据的和,并将结果通过串口返回给上位机. 实现方法:使用两个FIFO IP Core,将串口接收到的数据进行缓存,当第一个FIFO1的数据存满后,将FIFO1的数据读出来给FIFO2,当FIFO2的数据存满时,当前两个FIFO的数据和串口正在接收的数据就可以看做为三行数据了.我们将3行数据同时读出,进行求和,然后用串口发送到上位机,这里要注