此篇文章深入浅出介绍了关于高速串行收发器的几个重要概念和注意事项,为方便知识点复习总结和后续查阅特此转载,原文标题及链接为:xilinx 高速收发器Serdes深入研究 - CSDN博客   https://blog.csdn.net/u010161493/article/details/77688024 一.为什么要用Serdes 传统的源同步传输,时钟和数据分离.在速率比较低时(<1000M),没有问题.  在速率越来越高时,这样会有问题  由于传输线的时延不一致和抖动存在,接收端不能正确的

xilinx的7系列FPGA根据不同的器件类型,集成了GTP.GTX.GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量. 图一 Xilinx的7系列FPGA随着集成度的提高,其高速串行收发器不再独占一个单独的参考时钟,而是以Quad来对串行高速收发器进行分组,四个串行高速收发器和一个COMMOM(QPLL)组成一个Quad,每一个串行高速收发器称为一个Channel,以XC7K325T为例,GTX在F

基于TI DSP TMS320C6678.Xilinx K7 FPGA XC72K325T的高速数据处理核心板 一.板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900.包含1个千兆网口,1个FMC HPC接口.可搭配使用ADFMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等. 二.技术指标 以xilinx 公司K7系列FP

基于TI DSP TMS320C6455.Xilinx V5 FPGA XC5VSX95T的高速数据处理核心板 一.板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6455和一片Xilinx V5 FPGA XC5VSX95T-1FF1136i.包含1个千兆网口,1个FMC HPC接口.可搭配使用ADFMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等. 二.技术指标 以xilinx 公司V5系列F

PCIE_DMA实例四:xapp1052在Xilinx 7系列(KC705/VC709)FPGA上的移植 一:前言 这段时间有个朋友加微信请求帮忙调试一块PCIe采集卡.该采集卡使用xilinx xc7k410t做控制器,上位机为XP系统,原有的驱动和测试软件都是基于xapp1052写的.众所周知,Xilinx升级到7系列后,原来的pcie ip核trn接口统统转换成了axis接口,这可愁坏了之前用xapp1052的朋友,一下子不好用了,如何把xapp1052移植到K7系列FPGA上,貌似很有市

Xilinx zynq-7000系列FPGA移植Linux操作系统详细教程 一:前言 最近手上压了一块米联客的Miz7035,一块xilinx zynq-7000系列的开发板,想着正好学习一下linux在ARM9上的移植,网上基本都是ZC702.zed的教程,这对于买了非标准板的人来说就不太友好,很多文件都不知道是怎么生成的.本着学习加分享的心态,把这两天移植linux的过程写下来,尽可能详细.驱动和系统移植不是我的专长,很多地方我也是知其然不知其所以然,写得不对的地方欢迎指正. 二:前期准备 

每一个收发器拥有一个独立的发送端,发送端有PMA(Physical Media Attachment,物理媒介适配层)和PCS(PhysicalCoding Sublayer,物理编码子层)组成,其中PMA子层包含高速串并转换(Serdes).预/后加重.接收均衡.时钟发生器及时钟恢复等电路.PCS子层包含8B/10B编解码.缓冲区.通道绑定和时钟修正等电路.对于GTX的发送端来说,结构如图1所示. 图1 FPGA内部并行数据通过FPGATX Interface进入TX发送端,然后经过PCS和P

在之前的“Xilinx 7系列FPGA部分重配置[1]”中已经较为详细地记录了分别在工程模式(Project Mode)和非工程模式(Non-Project Mode)下.使用7系列的Xilinx FPGA芯片创建部分重配置(Partial Reconfiguration,PR)项目.并生成相应的bit配置文件的流程. 前述流程是一个较为基本的PR项目操作流程.在UG947和UG909文档的示范例中都有说明,自己也按照前述的流程.参考UG文档.在Xilinx Arty评估板上(xc7a35tic

一.为什么要用Serdes 传统的源同步传输,时钟和数据分离.在速率比较低时(<1000M),没有问题. 在速率越来越高时,这样会有问题 由于传输线的时延不一致和抖动存在,接收端不能正确的采样数据,对不准眼图中点. 然后就想到了从数据里面恢复出时钟去采样数据,即CDR 这样就不存在延迟不一致的情况,有轻微的抖动也不会影响采样(恢复的时钟会随着数据一起抖动). 二 .为什么要用8b10b,64b66b? 1 提供足够的跳变来恢复时钟 这样还有问题,收发两端必须共地,但往往很难实现. 于是采样差分信

上一篇7系列收发器博文讲解了GTP IP核的基本配置,本文继续分析如何将它使用起来.生成IP核后打开example design,先看看工程中包含的文件结构. 顶层文件下包含了gtp ip核系统顶层文件.frame_gen以及frame_check三类模块.frame_gen和frame_check用于测试过程中的数据包产生和接收检测(由于我在配置IP核时使能了两个通道,因此工程中有两组frame_gen和frame_check模块),gen模块读发送样式,check模块则将接收到数据与本地存储

该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900.包含1个千兆网口,1个FMC HPC接口.可搭配使用AD FMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等. 技术指标 1. 以xilinx 公司K7系列FPGA XC72K325T和TI公司的TMS320C6678为主芯片.2. 具有千兆以太网输出功能(DSP/FPGA各一个)

一.板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900.包含1个千兆网口,1个FMC HPC接口.可搭配使用AD FMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等. 二.技术指标 1. 以xilinx 公司K7系列FPGA XC72K325T和TI公司的TMS320C6678为主芯片.2. 具有千兆以太网输出功能(DSP

一.板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发,包含一片TI DSP TMS320C6455和一片Xilinx V5 FPGA XC5VSX95T-1FF1136i.包含1个千兆网口,1个FMC HPC接口.可搭配使用ADFMC子卡.图像FMC子卡等,用于软件无线电系统,基带信号处理,无线仿真平台,高速图像采集.处理等. 二.技术指标 以xilinx 公司V5系列FPGA XC5VSX95T和TI公司的TMS320C6455为主芯片. FPGA外接2组DDR2 ,每组64MX

一:前言 好久没写博客了,前段时间有个朋友加微信请教关于PCIe的一些学习方法.本人也不是专家,只是略知一些皮毛.对于大家反馈的问题未必能一一解答,但一定知无不言.以后我会常来博客园看看,大家可以把问题直接在评论区提出来.这篇博客是应部分网友的要求写的,Xilinx升级到7系列后,原来的pcie ip核trn接口统统转换成了axis接口,这可愁坏了之前用xapp1052的朋友,一下子不好用了,该怎么办?对此我的想法是:如果您两年左右的verilog代码经验,建议您直接使用axis接口,如果您觉得

昨晚找了一下,发现DDR3读写在工程上多是通过例化MIG,调用生成IPcore的HDL Functional Model.我说嘛,自己哪能写出那么繁琐的,不过DDR读写数据可以用到状态机,后期再添砖加瓦吧,当下先对比一下网上找的一段程序和自己例化后的程序. 另外,仿真了十余分钟,最后的是什么鬼?一头雾水T.T.想着每一次要分析信号要等那么久就难受. 更重要的是分享一波关于“Xilinx平台下DDR3设计教程”的资料.就其中的“仿真篇”而言,亲测可行,还是中文版 datasheet看着亲切.0.0

事实上看过第一篇的文章的人可能发现了,这个系列实际上是针对,有android开发经验的,之前使用Eclipse的开发人员;所以,避免无谓的口舌,直接进入说重点吧; 关闭项目自己主动打开 AS会自己主动打开最后一个项目,所以通常是看不到欢迎菜单的,对于刚接触AS的开发人员带来了非常大的麻烦;怎样关闭呢? 这里在菜单File中,点击close project能够回到欢迎界面; 上文我们提到了,导入了一个Eclipse项目,AS会自己主动帮我们装化为AS项目;转化了以后,整个项目结构都变了,今天我们来

https://wenku.baidu.com/view/24e8bad86f1aff00bed51ef8.html

上一篇博文介绍了GTX的发送端,这一篇将介绍GTX的RX接收端,GTX RX接收端的结构和TX发送端类似,数据流方向相反,不过和发送端也有一些区别,GTX的RX接收端结构图如图1所示: 图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能. RX Equalizer (DFE and LPM):RX信号从AFE(模拟前端)进来之后,首先经过RX均衡器,均衡器的主要作用是用于补偿信号在信道传输过程中的高频损失,因为信道是带宽受限的,所以信号经过它必将造成衰减甚至遭到破坏. RX接收端的均

FPGA内嵌收发器相当于以太网中的PHY芯片,但更灵活更高效,线速率也在随着FPGA芯片的发展升级.本文对7系列FPGA内部高速收发器GTP IP核的配置和使用做些简单的总结,以备后续回顾重用.本文是我在读ug482 pg168 官方文档和一些网络资源后的一些个人见解,希望对有需要的朋友有所帮助.我们来逐页分析下IP核配置先导中内容: 1 GT Selection: 我用的是Atrix-7系列FPGA芯片,只能使用速率较低的GTP 收发器,所以类型无法选择.GTP收发器在我这个芯片中最高线速率可

1 Overview 与传统的并行实现方法相比,基于串行I/O的设计具有很多优势,包括:器件引脚数较少.降低了板空间要求.印刷电路板(PCB)层数较少.可以轻松实现PCB设计.连接器较小.电磁干扰降低并具有较好的抗噪能力. 2 高速串行通信中用到的技术 2.1多重相位 高速的秘密在于多重相位技术.所谓多重相位,就是在一个时钟的不同相位提取数据,例如,由锁相环产生多个不同相位的同源时钟,相位分别为 0°.90°.180°.270°,使用这几个时钟分别对串行数据流进行采样,再经零相位时钟同步,最后转