先加点自己的总结:真双口RAM可以在任意时间访问任意地址,两个端口的地址是一样的,即共享内存和地址.这就会带来一个问题:同时读写一个地址会发生冲突.基于这个点矛盾就要设置限制条件,这个在Xilinx IP core中会设置,在RTL中也可以通过控制相应的使能端,进而控制不同时读写一个地址,详情参见,Xilinx官方文档UG383中Conflict Avoidance部分和PG058. 一. RAM 分类 XILINX 的 RAM 可分为三种,分别是:单口 RAM,简化双口 RAM 和真双口 RA

转载:原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html 0. 引言 通过之前的学习,可以在PL端创建从机模式的AXI接口IP核.但是从机模式是被动接收数据,而不能主动的去获取数据,因此计划研究一下AXI Master接口的IP核的构建方法. 1. 利用向导创建AXI Lite Master测试用例 在这一步,AXI类型为Lite型的,可选参数如下所示: 在这里,重点是Interface Mode,前面的实验中采用的是默认

1. I2C写时序图: 注意:最后一个byte后,结束标志在第十个CLK上升沿之后: 2. I2C读时序图: 注意:restart信号格式:读操作结束前最后一组clk的最后一个上升沿,主机应发送NACK(之前的读clk后最后一个bit发送ACK),然后再发送结束标志. I2C在发送时,出现波形变锯齿状的原因: 1. I2C timing 不对,结束标志.restart标志.时钟个数错误等: 2. 上拉power的驱动能力不够.

根据实际示波器的波形画的时序图,时序图不好画,小小一幅图,画了两个小时,分享之:

使用Synplify Pro加时序约束.综合完毕后,可以在ISE中进行布局.布线.需要用.ucf文件指定布局布线的时钟约束.前者可以比后者小. 早期的ISE,两个约束可以继承.现在用的高版本,反而需要分别指定,否则会忽略掉.

现象 在vivado2018.3下生成了RAM IP,丢到modelsim中仿真发现doutb输出均为0.调整AB端口的时钟速率,发现低于5ns不行,输出为0.但5ns以上正常. 解决方法 比对了vivado自带的仿真和modelsim的仿真,时钟设置过小的时候,结果均为0.排除软件问题. *延长RAM空闲时间,之后才去操作,避免内部还没有初始化完成就去操作.真是老了,犯这个错误,哈哈. 以上

1, 若需要修改memory mode, 需重新编译; 若不需要修改memory mode, 直接修改宏参数即可; 2, 宏参数列表: 3, 注意用LE搭memory的情况; 4, memory type与读写触发边沿(triggering) 注意,read/write triggering与地址/数据锁存是有区别的. 把triggering point理解为实际读/写发生的时间点,可以是上升沿或者下降沿:但地址/数据的锁存永远是在上升沿发生的. 5, 名词解释 -- continuous re

昨晚找了一下,发现DDR3读写在工程上多是通过例化MIG,调用生成IPcore的HDL Functional Model.我说嘛,自己哪能写出那么繁琐的,不过DDR读写数据可以用到状态机,后期再添砖加瓦吧,当下先对比一下网上找的一段程序和自己例化后的程序. 另外,仿真了十余分钟,最后的是什么鬼?一头雾水T.T.想着每一次要分析信号要等那么久就难受. 更重要的是分享一波关于“Xilinx平台下DDR3设计教程”的资料.就其中的“仿真篇”而言,亲测可行,还是中文版 datasheet看着亲切.0.0

一年前刚学51单片机时,接触到了IIC时序和用IIC通信读写AT24C02的学习历程.那时刚刚大一,对数据线时钟线等概念不是很清楚,也没有分清IIC通信的底层时序和写24c02的时序为什么不同. 借着学stm32的机会,再简单整理一下现在对这两种时序的认识. ---IIC时序是一种底层的通信协议,它规定了数据0,1写入的有效性,起始终止等 ---24C02的各种读写时序是该外设的读写规则,它规定了先写XX地址,再写XX地址,再写XX数据……这些顺序.它的各部分内容的写入读出都以IIC为基础 简单

Flash有掉电数据保存的特点,RAM掉电则数据丢失,但是RAM的速度更高,擦写次数理论上没有限制,而Flash则不行. Nand Flash相比其余的几种flash优势在于可擦写次数多,擦写速度快,但是在使用以及使用过程中会出现坏块因此需要做特殊 处理才可以使用.其主要用于数据存储,大部分U盘都是Nand Flash. Nor Flash读写时序类似于SRAM,只是写的次数较少,速度也慢,由于其读时序类似于SRAM,读地址是线性结构,多用于程序代码的 存储. SPI Flash同Nand Fl

时序是用定时单位来描述的,MCS-51的时序单位有四个,它们分别是节拍.状态.机器周期和指令周期,接下来我们分别加以说明. 节拍与状态:    我们把振荡脉冲的周期定义为节拍(为方便描述,用P表示),振荡脉冲经过二分频后即得到整个单片机工作系统的时钟信号,把时钟信号的周期定义为状态(用S表示),这样一个状态就有两个节拍,前半周期相应的节拍我们定义为1(P1),后半周期对应的节拍定义为2(P2). 机器周期:   MCS-51有固定的机器周期,规定一个机器周期有6个状态,分别表示为S1-S6,而一

一.实验背景在消费者电子电讯和工业电子中看上去不相关的设计里经常有很多相似的地方例如几乎每个系统都包括一些智能控制通常是一个单片的微控制器,通用电路例如LCD驱动器远程I/O,RAM,EEPROM或数据转换器,面向应用的电路譬如收音机和视频系统的数字调谐和信号处理电路或者是音频拨号电话的DTM发生器,为了使这些相似之处对系统设计者和器件厂商都得益而且使硬件效益最大电路最简单Philips开发了一个简单的双向两线总线实现有效的IC之间控制这个总线就称为Inter IC或I2C总线现在Philips

一. 软件平台与硬件平台 软件平台: 1.操作系统:Windows-8.1 2.开发套件:ISE14.7 3.仿真工具:ModelSim-10.4-SE 硬件平台: 1. FPGA型号:Xilinx公司的XC6SLX45-2CSG324 2. Flash型号:WinBond公司的W25Q128BV   Qual SPI Flash存储器 二. 原理介绍 SPI(Serial Peripheral Interface,串行外围设备接口),是Motorola公司提出的一种同步串行接口技术,是一种高速

学习目的: (1) 熟悉SPI接口和它的读写时序: (2) 复习Verilog仿真语句中的$readmemb命令和$display命令: (3) 掌握SPI接口写时序操作的硬件语言描述流程(本例仅以写时序为例),为以后描述更复杂的时序逻辑电路奠定基础. 学习过程: [SPI的相关知识] ① SPI的速度比串口的快,采用源同步传输的方式,且为串行传输,应用场景不同则时序和接口名称会有不同: ② 串行flash的读写擦除命令可通过SPI接口进行通信,CPU芯片与FPGA可通过SPI接口进行通信,某些

学习目的: (1) 熟悉SPI接口和它的读写时序: (2) 复习Verilog仿真语句中的$readmemb命令和$display命令: (3) 掌握SPI接口写时序操作的硬件语言描述流程(本例仅以写时序为例),为以后描述更复杂的时序逻辑电路奠定基础. 学习过程: [SPI的相关知识] ① SPI的速度比串口的快,采用源同步传输的方式,且为串行传输,应用场景不同则时序和接口名称会有不同: ② 串行flash的读写擦除命令可通过SPI接口进行通信,CPU芯片与FPGA可通过SPI接口进行通信,某些

一.Quartus 1.打开Quartus ii,点击Tools---MegaWizard Plug-In Manager 2.弹出创建页面,选择Creat a new custom megafunction variation,点Next 3.选择IP核,可以直接搜索ram,选择RAM:2-PORT,右上方选择器件型号,语言选成Verilog,再填写一下路径名字,点Next,后面就是参数设置了. 4.设置读写需要几个端口,深度计算按word还是bit.Next 5.设置深度,位宽,类型.Nex

我们的系统方案是:以9030作为PCI接口芯片,本地端映射了一片IDT70V06的双端口RAM.进行数据传输压力测试时,发现PC机向IDT70V06写数据偶尔会失败.这一问题是什么原因造成的呢? 最初我们设想,可能是PC和MCU同时读写双端口RAM的同一个memory uint. 可是我们用了IDT70V06的Semaphore机制,读写操作都先获取Semaphore,应该不会出问题啊. 写数据失败发生在消息帧的第一个字节,消息帧内其他字节位置没有发现失败.莫非是9030读写时序配置不合理,需要

这次大概介绍了一下NAND Flash,以及在ASF中使用它的方法. 一. 接线 这个开发板搭载了一个256 MB,8位的NAND Flash(MT29F2G08ABAEA).引脚接线如下: 偷个懒,直接上引脚复用的图.其中PC14表明该NAND FLASH需要作为SMC的外设0使用.通过使用NANDOE和NANDWE引脚说明需要使用芯片的NAND Flash控制逻辑.另外,PC18复用为输入引脚,用以查询芯片的状态. 二. NAND Flash 组织结构与寻址 NAND Flash的容量较大.

自己写的SRAM的程序,主要在于实用性,适应工作的工程需要.使用芯片为: 芯片时序图为: 代码: /********************************Copyright************************************** **----------------------------File information-------------------------- ** File name : ZF_SRAM.v ** CreateDate :2014.11

_____________________________________ 深入交流QQ群: A: 204255896(1000人超级群,可加入) B: 165201798(500人超级群,满员) C: 215053598(200人高级群,满员) D: 215054675(200人高级群,满员) E: 215055211(200人高级群,满员) F: 78538605 (500人高级群,满员) G:158560047(500人高级群,满员) H:103661446(可加入...) YY 群:71

① secureip库:硬核(HARD IP)仿真(功能仿真和时序仿真)模型(hard IP simulation model),比如PowerPC.PCIE.SRIO.DDR等.Simulation models for the Hard-IP such as the PowerPC processor, MGT, and PCIe leverage this technology ②unisim(unisim_ver)库:xilinx 原语的功能仿真模型 ③unimacro(unimacro