一.整体概述 4 二.应用领域及人群 4 三.硬件配置 4 BANK资源分配 6 四.MiZ701开发板功能描述 7 4.1 全编程SOC(All Programmable SoC) 7 4.2 内存(Memory) 7 4.2.1 DDR3 7 4.2.2 PROM SPI FALSH 8 4.2.3 TF 卡 9 4.3 USB 10 4.3.1 USB OTG 10 4.3.2 MiZ701 USB TO UART 11 4.3.3 USB ESD 保护 11 4.3.4 JTAG接口 1

ZYNQ7000系列FPGA的PS自带两个IIC接口,接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO(BANK12.BANK13.BANK34.BANK35): SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用,对IIC和外设设备分别创建了相应的文件方便用户开发. 特别注意每个外设设备都会有自己的slave address:而xilinx官方给出的IIC驱动中给出的从设备的地址是7bit模式(IIC总线上的器件一般为8位地址位,去掉低位一位广播位

上篇该系列博文中讲述W5500接收到上位机传输的数据,此后需要将数据缓存起来.当数据量较大或者其他数据带宽较高的情况下,片上缓存(OCM)已无法满足需求,这时需要将大量数据保存在外挂的DDR SDRAM中. 最简单的方式是使用Xilinx的读写地址库函数Xil_In32()和Xil_Out32(),当然不仅支持32bit位宽,还包括8 16和64bit.但这种方式每次读写都要占用CPU,无法在读写的同时接收后续数据或者对之前的数据进一步处理,也就无法形成类似FPGA逻辑设计中的“流水线结构”,此

PL端使用过后,来到了ZYNQ核心的部分:PS端,现在用Vivado软件对ZYNQ-7000开发板的PS端进行第一个程序设计:Hello World. 一.新建Vivado工程 1.打开Vivado,新建一个工程,Next 2.设置工程名称和工程所在目录,Next 3.选择第一项:RTL Project,Next 4.添加资源,可以直接Next 5.添加约束,可以直接Next 6.芯片型号选择xc7z020clg400-1,Next 7.总结页面,Finish 8.进入Vivado工程页面,左边

ZYNQ 中PS端GPIO EMIO使用 在使用ZYNQ进行开发设计时,往往需要对一些GPIO引脚进行配置,传统的配置方法通常在PL端进行管脚约束之后在Verilog代码中对相应引脚进行配置.这样如果开发过程中一旦有需要对管脚配置进行修改的话,那么就必须重新进行综合.布局布线.生成比特流文件,如果设计工程相对复杂的话,完成整个过程通常需要相当长一段时间.影响开发效率. 此时,如果将配置引脚的逻辑放在PS端进行的话,更改配置的话就无需对整个工程在进行综合.布局布线.生成比特流文件.只需在SDK中直

基于Zynq PS与PL之间寄存器映射 Standalone & Linux 例程 待添加完善中

单端标准 常用的单端IO标准是LVTTL和LVCMOS. 目前业界绝大部分FPGA/CPLD器件的LVCOMS的IO是由CMOS推挽(push-pull)驱动器构成的,这种结构是上面的PMOS管和下面的NMOS管组成的.当PMOS关闭,NMOS打开时,驱动器输出低电平:相反,当NMOS关闭,PMOS打开时,驱动器输出高电平. CMOS驱动器在从输出由高到低的转换过程中,把PMOS关闭,同时把NMOS打开,这样,输出信号线与参考地平面及负载输入构成的等效电容处于放电状态,直到输出为低.CMOS驱动

跨越PS和PL的信号 AXI总线.EMIO.其他(看门狗.重启信号.中断信号.DMA接口信号) AXI标准 AXI(高级可扩展接口)是ARM AMBA的一部分.AMBA总线主要用于片上系统.AXI总线一般情况下用于片内连接处理器和其它IP核.AXI总线当前版本为AXI 4. 暂略 EMIO 扩展的MIO,通过EMIO,PS可以连接到PL里面的外设,或者直接连接到PL的管脚.

http://www.wiki.xilinx.com/Zynq-7000+AP+SoC+-+32+Bit+DDR+Access+with+ECC+Tech+Tip http://patchwork.ozlabs.org/patch/441802/ http://blog.csdn.net/andy_wsj/article/details/9339247 http://blog.csdn.net/andy_wsj/article/details/9335755 http://blog.csdn.n

  本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示. 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用. 本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍. 本文所使用

  本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示. 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用. 本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍. 本文所使用

本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示. 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用.   本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍.   本文所

一.前言 利用FPGA设计算法一直以来都是热点,同样也是难点.将复杂的数学公式 模型通过硬件系统来搭建,在低延时 高并行性等优势背后极大提高了设计难度和开发周期.Xilinx公司的sysGen(system generator)工具扩展了MATLAB的simulink,提供很多IP Catalog中没有的基础模块和针对DSP应用的硬件模型.工程师利用丰富的模块和MATLAB强大的数据处理及可视化能力能够更快速完成设计与仿真验证工作. 二.sysGen算法系统设计 本文以个最简单的例子讲述利用sy

最近本人一直在学习ZYNQ SOC的使用,目的是应对科研需要,做出通用的算法验证平台.大概思想是:ZYNQ PS端负责与MATLAB等上位机数据分析与可视化软件交互:既可传输数据,也能通过上位机配置更新硬件算法模块配置寄存器内容,同时可计算分析PL端算法实现性能指标.PL端的FPGA逻辑则负责算法的硬件实现,以探索高效并行硬件架构.为此本人后续会持续编写<利用ZYNQ SOC快速打开算法验证通路>系列专题博文,在各个阶段进行些基础性总结. MATLAB中数据为双精度浮点型,因此打开算法验证通路

使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示.涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用. 本文所使用的开发板是zedboardPC 开发环境版本:Vivado 2016.2  Xilinx SDK 2016.2--------------------- 作者:wangd

分享下PS与PL之间数据传输比较另类的实现方式,实现目标是: 1.传输时数据不能滞留在一端,无论是1个字节还是1K字节都能立即发送: 2.PL端接口为FIFO接口: PS到PL的数据传输流程: PS到PL的数据传输相对简单,使用vivado自带的axi_datamover即可完成,详细如下: A.向PL端查询剩余数据存储长度(以byte为单位): B.通过写寄存器设置PL端DMA数据传输开始地址: C.通过写寄存器设置PL端DMA数据传输长度(以byte为单位): D.通过写寄存器启动PL端DM

---恢复内容开始--- 本次试验学习和掌握zynq的emio的使用,是通过PS控制PL端的GPIO. 1.创建硬件工程,主要就是添加EMIO就可以.当然了创建工程的时候还要注意DDR的设置,根据自己板子的DDR设置相应的参数.依次设置如下参数: 这里设置了3个EMIO口,最多可以设置成64个,具体看应用而定. 设置DDR3参数 2.既然是PL端,那就必需有管脚约束文件了,添加一个管脚约束文件.在管脚约束文件xdc中添加PL的管脚映射. 到这里就有个问题来了,什么知道管脚映射到哪里呢.不着急,打

前面已经详细介绍了从PL端如何用AXI总线去控制DDR的读写,并且从AXI_BRESP的返回值来看,我们也是成功写入了的.但是没有通过别的方式来验证写入的数据的话,总是感觉差了点什么. 今天试了一把从PS端直接读取DDR里面的数据,刚好跟PL端写入的一样,这下可以放心的认为我们写入成功了. 还是跟前面说的一样,在SDK里面使用hello world的模版就可以了. 准备工作:(这部分参考了[ZYNQ-7000开发之六]使用PS控制DDR3的读写) 1.DDR3的地址 在mem_demo_bsp-

最近由于项目需要,要将bit文件固化到zedboard的flash中,使程序上电自启,断电不丢失. 我们知道,一般板级调试的时候都是直接下载bit流到FPGA就行,固化到Flash的话,也是先生成.mcs文件,然后下载到Flash即可. 但是在经过反复尝试之后,发现对zynq系列好像行不通. why?这得从zynq的启动流程说起. 一.ZYNQ的启动流程 ZYNQ7000 SOC 芯片可以从 FLASH 启动,也可以从 SD 卡里启动, 本节介绍程序 FLASH 启动的方法.Zynq7000 S

1.1 xilinx zynqMp 架构 1.1.1 16nm 级别工艺 Zynq UltraScale+  MPSoC架构 Xilinx新一代Zynq针对控制.图像和网络应用推出了差异化的产品系,这在Xilinx早期的宣传和现在已经发布的文档里已经说得很清楚了.她的产品系如图2所示. 图2 产品表 从图2看到,这个系列的Zynq算是8核(或9核)异构产品:四核的ARM-CortexA53 CPU.双核的Cortex-R5 RPU.Mali-400 GPU(一个Geometry核,两个像素核).

本篇文章主要介绍外设(PL)产生的中断请求,在PS端进行处理. 在PL端通过按键产生中断,PS接受到之后点亮相应的LED. 本文所使用的开发板是zedboardPC 开发环境版本:Vivado 2015.4 Xilinx SDK 2015.4 搭建硬件工程 建好工程后,添加ZYNQ IP 双击 ZYNQ,打开Re-customize IP对话框,使能IRQ_P2P 使能UART1 点击Run Connection Automation,按照如图所示配置,点击OK 添加一个GPIO IP,按照如图